A.一定可以由邏輯系統(tǒng)構(gòu)成
B.一個(gè)輸入狀態(tài)可能對(duì)應(yīng)多個(gè)輸出狀態(tài)
C.多個(gè)輸入狀態(tài)可能對(duì)應(yīng)相同的輸出狀態(tài)
D.一定可以完成對(duì)數(shù)字的算數(shù)運(yùn)算
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A.基于查找表技術(shù)，SRAM工藝
B.基于乘積項(xiàng)技術(shù)，SRAM工藝
C.基于乘積項(xiàng)技術(shù)，F(xiàn)LASH工藝
D.基于查找表技術(shù)，EEPROM工藝
A.00110110.01011100
B.66.27
C.152.56
D.33.134
A.11011110
B.10011001
C.11011100
D.11011010
A.0010011101000011.10000101
B.1000011101000011.11100101
C.0101101001110110.10111000
D.0101101101000011.10101100
最新試題
CC4000系列的CMOS門電路不能直接接（）系列的門電路。
如圖，是151的電路設(shè)計(jì)，其中輸入端的使用了6個(gè)反相器，而實(shí)現(xiàn)邏輯功能應(yīng)該可以省掉三個(gè)，為什么這么設(shè)計(jì)（）。
已知函數(shù)F（A，B，C，D）=（AB’）’+（C’D+B’C）’，則其最簡(jiǎn)表達(dá)式為（）。
若集成塊內(nèi)部為驅(qū)動(dòng)單元提供的驅(qū)動(dòng)能力為1X，最小反相器（1X）延遲時(shí)間為2，對(duì)于下圖所示的輸出緩沖設(shè)計(jì)（圖中反相器上面標(biāo)注了相應(yīng)的驅(qū)動(dòng)能力），該輸出單元的延遲時(shí)間（從a到y(tǒng)）最接近于（）。
?利用開關(guān)代數(shù)的公理或定理，判斷與（x+y’）’等價(jià)的邏輯關(guān)系為（）。
邏輯函之間滿足（）關(guān)系。
?若集成塊內(nèi)部為驅(qū)動(dòng)單元提供的驅(qū)動(dòng)能力為1X，對(duì)于下圖所示的輸出緩沖設(shè)計(jì)（圖中反相器上面標(biāo)注了相應(yīng)的驅(qū)動(dòng)能力），該輸出單元的延遲時(shí)間（從a到y(tǒng)）相當(dāng)于（）個(gè)內(nèi)部標(biāo)準(zhǔn)門級(jí)聯(lián)的延遲時(shí)間。
?兩個(gè)二進(jìn)制數(shù)的補(bǔ)碼相加，有溢出的是（）。
如圖電路實(shí)現(xiàn)的邏輯函數(shù)是（）。
?構(gòu)成數(shù)字電路最基本的器件主要有（）。