A.與當(dāng)前輸入有關(guān)
B.與當(dāng)前狀態(tài)有關(guān)
C.與當(dāng)前輸入和狀態(tài)都有關(guān)
D.與當(dāng)前輸入和狀態(tài)都無關(guān)
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JK觸發(fā)器在CP脈沖作用下，欲使Qn+1=Q，則輸入信號必定不為（）。
A.A
B.B
C.C
D.D
A.RS=X0
B.RS=0X
C.RS=X1
D.RS=1X
在四變量卡諾圖中有（）個小格是“1”
A.13
B.12
C.6
D.5
A.一般TTL與非門
B.集電極開路TTL與非門
C.一般CMOS與非門
D.一般TTL或非門
下列關(guān)于異或運算的式子中，不正確的是（）
A.A
B.B
C.C
D.D
最新試題
若集成塊內(nèi)部為驅(qū)動單元提供的驅(qū)動能力為1X，最小反相器（1X）延遲時間為2，對于下圖所示的輸出緩沖設(shè)計（圖中反相器上面標(biāo)注了相應(yīng)的驅(qū)動能力），該輸出單元的延遲時間（從a到y(tǒng)）最接近于（）。
電路結(jié)構(gòu)如圖所示，該電路是（）。
?利用開關(guān)代數(shù)的公理或定理，判斷與（x+y’）’等價的邏輯關(guān)系為（）。
邏輯函之間滿足（）關(guān)系。
與模擬電路相比，數(shù)字系統(tǒng)的優(yōu)越性主要體現(xiàn)在（）。
?如圖所示電路論述正確的是（）。
?若集成塊內(nèi)部為驅(qū)動單元提供的驅(qū)動能力為1X，對于下圖所示的輸出緩沖設(shè)計（圖中反相器上面標(biāo)注了相應(yīng)的驅(qū)動能力），該輸出單元的延遲時間（從a到y(tǒng)）相當(dāng)于（）個內(nèi)部標(biāo)準(zhǔn)門級聯(lián)的延遲時間。
輸出端不能直接線與的門電路有（）。
?十進(jìn)制數(shù)22.37對應(yīng)的二進(jìn)制數(shù)是（）。
已知有二輸入邏輯門，只有當(dāng)輸X和Y都為1時，輸出F才為1，則X，Y與F的邏輯關(guān)系為（）。