A.N-1
B.N
C.N+1
D.2N
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用四選一數(shù)據(jù)選擇器實現(xiàn)函數(shù)
，應使（）
A.
B.
C.
D.
A.1
B.2
C.3
D.4
E.8
A.譯碼器
B.編碼器
C.全加器
D.寄存器
A.1
B.2
C.3
D.4
E.8
A.
B.
C.
D.
最新試題
對于D觸發(fā)器，如果時鐘頻率為10MHz，輸出信號Q的頻率可能是（）MHz。
CC4000系列的CMOS門電路不能直接接（）系列的門電路。
如圖，是151的電路設計，其中輸入端的使用了6個反相器，而實現(xiàn)邏輯功能應該可以省掉三個，為什么這么設計（）。
?兩個二進制數(shù)的補碼相加，有溢出的是（）。
電路結構如圖所示，該電路是（）。
?若集成塊內(nèi)部為驅(qū)動單元提供的驅(qū)動能力為1X，對于下圖所示的輸出緩沖設計（圖中反相器上面標注了相應的驅(qū)動能力），該輸出單元的延遲時間（從a到y(tǒng)）相當于（）個內(nèi)部標準門級聯(lián)的延遲時間。
若集成塊內(nèi)部為驅(qū)動單元提供的驅(qū)動能力為1X，最小反相器（1X）延遲時間為2，對于下圖所示的輸出緩沖設計（圖中反相器上面標注了相應的驅(qū)動能力），該輸出單元的延遲時間（從a到y(tǒng)）最接近于（）。
二進制加法運算包含的輸入、輸出變量有（）。
若集成塊內(nèi)部為驅(qū)動單元提供的驅(qū)動能力為1X，最小反相器（1X）延遲時間為2，對于下圖所示的輸出緩沖設計（圖中反相器上面標注了相應的驅(qū)動能力），該輸出單元的延遲時間（從a到y(tǒng)）最接近于（）。
?下圖邏輯單元實現(xiàn)的功能為（）。