非優(yōu)先級編碼器的設(shè)計(jì)是
Y0=I1+I3+I5+I7
Y1=I2+I3+I6+I7
Y2=I4+I5+I6+I7
當(dāng)只有一個(gè)輸入有效的時(shí)候，編碼器輸出時(shí)正確的
但是，如果I3和I5同時(shí)有效的時(shí)候，編碼的結(jié)果是（）。
A.011
B.101
C.000
D.111
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A./EO有效，/GS有效
B./EO無效，/GS有效
C./EO無效，/GS無效
D./EO有效，/GS無效
A.所有輸出都是1
B.所有輸出都是0
C./GS=1，其他為0
D./EO=1，其他為0
A.串行加法器電路簡單，容易實(shí)現(xiàn)，但是延時(shí)時(shí)間長
B.串行加法器不能夠?qū)崿F(xiàn)多位的加法
C.先行進(jìn)位加法器通過提前獲得進(jìn)位值，不需要等待低位的結(jié)果即可進(jìn)行本位的計(jì)算
D.如果現(xiàn)行進(jìn)位加法器是4位，要進(jìn)行8位的運(yùn)算，可以將2個(gè)現(xiàn)行進(jìn)位加法器級聯(lián)
A.2
B.3
C.4
A.32
B.64
C.23
最新試題
TTL門電路具有負(fù)載能力強(qiáng)、抗干擾能力強(qiáng)和轉(zhuǎn)換速度高等特點(diǎn)。
如圖所示，則F=（）。
要使TTL與非門變成反相器，多余的輸入端不能采用的方法為（）。
CC4000系列的CMOS門電路不能直接接（）系列的門電路。
如圖電路實(shí)現(xiàn)的邏輯函數(shù)是（）。
若集成塊內(nèi)部為驅(qū)動單元提供的驅(qū)動能力為1X，最小反相器（1X）延遲時(shí)間為2，對于下圖所示的輸出緩沖設(shè)計(jì)（圖中反相器上面標(biāo)注了相應(yīng)的驅(qū)動能力），該輸出單元的延遲時(shí)間（從a到y(tǒng)）最接近于（）。
?若集成塊內(nèi)部為驅(qū)動單元提供的驅(qū)動能力為1X，對于下圖所示的輸出緩沖設(shè)計(jì)（圖中反相器上面標(biāo)注了相應(yīng)的驅(qū)動能力），該輸出單元的延遲時(shí)間（從a到y(tǒng)）相當(dāng)于（）個(gè)內(nèi)部標(biāo)準(zhǔn)門級聯(lián)的延遲時(shí)間。
如圖，此電路的輸入端I0_L是低電平有效，輸出A2A1A0是高電平有效，AVALID有效表示的是（）。
如圖，是151的電路設(shè)計(jì)，其中輸入端的使用了6個(gè)反相器，而實(shí)現(xiàn)邏輯功能應(yīng)該可以省掉三個(gè)，為什么這么設(shè)計(jì)（）。
邏輯函之間滿足（）關(guān)系。