A.所有輸出都是1
B.所有輸出都是0
C./GS=1，其他為0
D./EO=1，其他為0
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A.串行加法器電路簡(jiǎn)單，容易實(shí)現(xiàn)，但是延時(shí)時(shí)間長(zhǎng)
B.串行加法器不能夠?qū)崿F(xiàn)多位的加法
C.先行進(jìn)位加法器通過(guò)提前獲得進(jìn)位值，不需要等待低位的結(jié)果即可進(jìn)行本位的計(jì)算
D.如果現(xiàn)行進(jìn)位加法器是4位，要進(jìn)行8位的運(yùn)算，可以將2個(gè)現(xiàn)行進(jìn)位加法器級(jí)聯(lián)
A.2
B.3
C.4
A.32
B.64
C.23
A.ALTBOUT=1AEQBOUT=0AGTBOUT=0
B.ALTBOUT=1AEQBOUT=1AGTBOUT=0
C.ALTBOUT=0AEQBOUT=1AGTBOUT=1
D.ALTBOUT=0AEQBOUT=0AGTBOUT=1
A.LT_L=1，GT_L=0，EQ_L=1
B.LT_L=1，GT_L=1，EQ_L=0
C.LT_L=0，GT_L=1，EQ_L=1
D.LT_L=1，GT_L=0，EQ_L=0
最新試題
如圖，是151的電路設(shè)計(jì)，其中輸入端的使用了6個(gè)反相器，而實(shí)現(xiàn)邏輯功能應(yīng)該可以省掉三個(gè)，為什么這么設(shè)計(jì)（）。
已知函數(shù)F（A，B，C，D）=（AB’）’+（C’D+B’C）’，則其最簡(jiǎn)表達(dá)式為（）。
邏輯函之間滿(mǎn)足（）關(guān)系。
TTL門(mén)電路具有負(fù)載能力強(qiáng)、抗干擾能力強(qiáng)和轉(zhuǎn)換速度高等特點(diǎn)。
如圖所示，則F=（）。
要使CMOS門(mén)輸入高電平，不能使用的方法為（）。
?兩個(gè)二進(jìn)制數(shù)的補(bǔ)碼相加，有溢出的是（）。
若n個(gè)變量的同或運(yùn)算和異或運(yùn)算結(jié)果相同，則n為奇數(shù)（）
為實(shí)現(xiàn)將D觸發(fā)器轉(zhuǎn)換為T(mén)觸發(fā)器，下圖所示電路的虛框內(nèi)應(yīng)是（）。
?若集成塊內(nèi)部為驅(qū)動(dòng)單元提供的驅(qū)動(dòng)能力為1X，對(duì)于下圖所示的輸出緩沖設(shè)計(jì)（圖中反相器上面標(biāo)注了相應(yīng)的驅(qū)動(dòng)能力），該輸出單元的延遲時(shí)間（從a到y(tǒng)）相當(dāng)于（）個(gè)內(nèi)部標(biāo)準(zhǔn)門(mén)級(jí)聯(lián)的延遲時(shí)間。