A.32
B.64
C.23
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A.ALTBOUT=1AEQBOUT=0AGTBOUT=0
B.ALTBOUT=1AEQBOUT=1AGTBOUT=0
C.ALTBOUT=0AEQBOUT=1AGTBOUT=1
D.ALTBOUT=0AEQBOUT=0AGTBOUT=1
A.LT_L=1，GT_L=0，EQ_L=1
B.LT_L=1，GT_L=1，EQ_L=0
C.LT_L=0，GT_L=1，EQ_L=1
D.LT_L=1，GT_L=0，EQ_L=0
A.1
B.2
C.3
A.2
B.3
C.4
如圖所示電路，實(shí)現(xiàn)的邏輯函數(shù)是（）。
A.Σ（ABCD）（1,2,3,6,8,11,14）
B.Σ（ABCD）（1,2,3,7,8,13,14）
C.Σ（ABCD）（1,2,4,6,8,11,14）
D.Σ（ABCD）（1,2,3,6,8,13,14）
最新試題
?十進(jìn)制數(shù)178.5對(duì)應(yīng)的余3碼是（）。
?數(shù)字設(shè)計(jì)的層次主要有（）。
?十進(jìn)制數(shù)22.37對(duì)應(yīng)的二進(jìn)制數(shù)是（）。
若集成塊內(nèi)部為驅(qū)動(dòng)單元提供的驅(qū)動(dòng)能力為1X，最小反相器（1X）延遲時(shí)間為2，對(duì)于下圖所示的輸出緩沖設(shè)計(jì)（圖中反相器上面標(biāo)注了相應(yīng)的驅(qū)動(dòng)能力），該輸出單元的延遲時(shí)間（從a到y(tǒng)）最接近于（）。
TTL門電路具有負(fù)載能力強(qiáng)、抗干擾能力強(qiáng)和轉(zhuǎn)換速度高等特點(diǎn)。
已知有二輸入邏輯門，只有當(dāng)輸X和Y都為1時(shí)，輸出F才為1，則X，Y與F的邏輯關(guān)系為（）。
?構(gòu)成數(shù)字電路最基本的器件主要有（）。
若n個(gè)變量的同或運(yùn)算和異或運(yùn)算結(jié)果相同，則n為奇數(shù)（）
若集成塊內(nèi)部為驅(qū)動(dòng)單元提供的驅(qū)動(dòng)能力為1X，最小反相器（1X）延遲時(shí)間為2，對(duì)于下圖所示的輸出緩沖設(shè)計(jì)（圖中反相器上面標(biāo)注了相應(yīng)的驅(qū)動(dòng)能力），該輸出單元的延遲時(shí)間（從a到y(tǒng)）最接近于（）。
?下圖邏輯單元實(shí)現(xiàn)的功能為（）。