如圖，此電路的輸入端I0_L是低電平有效，輸出A2A1A0是高電平有效，AVALID有效表示的是（）。

如圖，是151的電路設(shè)計，其中輸入端的使用了6個反相器，而實現(xiàn)邏輯功能應(yīng)該可以省掉三個，為什么這么設(shè)計（）。

邏輯函之間滿足（）關(guān)系。

已知有二輸入邏輯門，只有當(dāng)輸X和Y都為1時，輸出F才為1，則X，Y與F的邏輯關(guān)系為（）。

?若集成塊內(nèi)部為驅(qū)動單元提供的驅(qū)動能力為1X，對于下圖所示的輸出緩沖設(shè)計（圖中反相器上面標(biāo)注了相應(yīng)的驅(qū)動能力），該輸出單元的延遲時間（從a到y(tǒng)）相當(dāng)于（）個內(nèi)部標(biāo)準(zhǔn)門級聯(lián)的延遲時間。

約束項在函數(shù)化簡時可以當(dāng)作1，是因為在實際電路中，這種輸入組合根本不可能會讓其發(fā)生。

?兩個二進(jìn)制數(shù)的補碼相加，有溢出的是（）。

?BCD碼譯碼器如果不允許輸入大于9的數(shù)值的時候，當(dāng)輸入10時，輸出為（）。

?構(gòu)成數(shù)字電路最基本的器件主要有（）。

若集成塊內(nèi)部為驅(qū)動單元提供的驅(qū)動能力為1X，最小反相器（1X）延遲時間為2，對于下圖所示的輸出緩沖設(shè)計（圖中反相器上面標(biāo)注了相應(yīng)的驅(qū)動能力），該輸出單元的延遲時間（從a到y(tǒng)）最接近于（）。