如圖電路實現(xiàn)的邏輯函數(shù)是（）。

要使JK觸發(fā)器在時鐘脈沖作用下，實現(xiàn)輸出，則輸入信號應為（）。

?若集成塊內(nèi)部為驅動單元提供的驅動能力為1X，對于下圖所示的輸出緩沖設計（圖中反相器上面標注了相應的驅動能力），該輸出單元的延遲時間（從a到y(tǒng)）相當于（）個內(nèi)部標準門級聯(lián)的延遲時間。

?兩個二進制數(shù)的補碼相加，有溢出的是（）。

輸出端不能直接線與的門電路有（）。

要使CMOS門輸入高電平，不能使用的方法為（）。

?十進制數(shù)22.37對應的二進制數(shù)是（）。

對于D觸發(fā)器，如果時鐘頻率為10MHz，輸出信號Q的頻率可能是（）MHz。

?利用開關代數(shù)的公理或定理，判斷與（x+y’）’等價的邏輯關系為（）。

邏輯函之間滿足（）關系。