A.3；1
B.3；2
C.3；6
D.4；2
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?如下圖所示時序電路，該電路是一個（）型電路，其功能是（）。
A.Mealy；模4加1計數(shù)器
B.Moore；模4減1計數(shù)器
C.Mealy；模4可逆計數(shù)器
D.Moore；模4可逆計數(shù)器
A.1；2
B.2；2
C.2；3
D.3；4
已知原始狀態(tài)圖如下圖所示，狀態(tài)化簡后電路需要的觸發(fā)器應為（）個。
A.1
B.2
C.3
D.4
?已知脈沖異步時序邏輯電路如下圖所示，其功能是（）。
A.異步模8加1計數(shù)器
B.異步模8減1計數(shù)器
C.異步模6加1計數(shù)器
D.異步模6減1計數(shù)器
?已知某異步時序電路的流程表如下表所示，其中x1和x2為電路輸入端。分析流程表，電路中有（）條反饋回路，當（）時會發(fā)生臨界競爭。
A.1；電路處在穩(wěn)定總態(tài)（00，11），輸入由00→01時
B.2；電路處在穩(wěn)定總態(tài)（00，11），輸入由00→01時
C.2；電路處在穩(wěn)定總態(tài)（11，01），輸入由11→10時
D.2；電路處在穩(wěn)定總態(tài)（11，11），輸入由11→01時
最新試題
下圖所示CMOS電路實現(xiàn)的邏輯是（）。
?設計一個mealy型的110序列檢測器，需要（）個觸發(fā)器，而設計moore型的110序列檢測器則需要（）個觸發(fā)器。?
?具有3個選擇控制端的數(shù)據(jù)選擇器能對（）個輸入數(shù)據(jù)進行選擇，對應選擇輸入端的任何一種取值，可選中（）個輸入數(shù)據(jù)輸出。?
?下面關于用5G555構成的施密特觸發(fā)器描述錯誤的是（）。
如下圖所示的原始狀態(tài)表，其中的等效對有（）。
在正常工作時，3-8線譯碼器74138的使能端的值為（）。
下圖所示的PLD連接表示的輸出函數(shù)表達式F等于（）。
邏輯函數(shù)F（A，B，C，D）=∑m（2，7，8，12，13，14，15）的卡諾圖，下面畫法正確的是（）。
現(xiàn)場可編程門陣列FPGA的基本結構由（）組成。
一個n位的D/A換器的分辨率為（）。