?已知某異步時(shí)序電路的流程表如下表所示，其中x1和x2為電路輸入端。分析流程表，電路中有（）條反饋回路，當(dāng)（）時(shí)會(huì)發(fā)生臨界競(jìng)爭(zhēng)。
A.1；電路處在穩(wěn)定總態(tài)（00，11），輸入由00→01時(shí)
B.2；電路處在穩(wěn)定總態(tài)（00，11），輸入由00→01時(shí)
C.2；電路處在穩(wěn)定總態(tài)（11，01），輸入由11→10時(shí)
D.2；電路處在穩(wěn)定總態(tài)（11，11），輸入由11→01時(shí)
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?用3線-8線譯碼器74138（邏輯符號(hào)如下圖所示）和與非門實(shí)現(xiàn)函數(shù)
的功能時(shí)，74138的輸出端（）連接與非門。
?
A.
B.
C.
D.
A.3；3
B.8；3
C.8；1
D.3；1
A.屬于電平觸發(fā)，對(duì)緩慢變化的信號(hào)同樣適用
B.可以看成一個(gè)具有滯后特性的反相器
C.有一個(gè)穩(wěn)態(tài)和一個(gè)暫穩(wěn)態(tài)
D.可以將正弦波變換為矩形波
?已知電路圖如下圖所示，當(dāng)多路選擇器的選擇輸入端AB=11，計(jì)數(shù)器74193（），輸出端Z的輸出序列為（）。
A.工作在累加計(jì)數(shù)狀態(tài)；11000000
B.工作在累加計(jì)數(shù)狀態(tài)；00111111
C.工作在累減計(jì)數(shù)狀態(tài)；11000000
D.工作在累減計(jì)數(shù)狀態(tài)；00111111
A.標(biāo)準(zhǔn)與或；標(biāo)準(zhǔn)與或
B.標(biāo)準(zhǔn)與或；最簡(jiǎn)與或
C.最簡(jiǎn)與或；標(biāo)準(zhǔn)與或
D.最簡(jiǎn)與或；最簡(jiǎn)與或
最新試題
設(shè)計(jì)一個(gè)Moore型同步可重疊的“1101”序列檢測(cè)器，至少需要（）個(gè)觸發(fā)器。
實(shí)現(xiàn)模（215）10的加法計(jì)數(shù)需要（）片74193。
現(xiàn)場(chǎng)可編程門陣列FPGA的設(shè)計(jì)流程中，下列屬于規(guī)劃設(shè)計(jì)階段的工作有（）。
一個(gè)Moore型同步可重疊的“1011”序列檢測(cè)器的狀態(tài)圖是（）。
假定描述一個(gè)同步時(shí)序電路的最簡(jiǎn)狀態(tài)表中有6個(gè)狀態(tài)，則該電路中有（）個(gè)觸發(fā)器，電路中存在（）個(gè)多余狀態(tài)。?
電平異步時(shí)序邏輯電路工作的基本條件有（）。
通常，使用參數(shù)（）來(lái)衡量D/A轉(zhuǎn)換器的轉(zhuǎn)換速度。
已知原始狀態(tài)圖如下圖所示，狀態(tài)化簡(jiǎn)后電路需要的觸發(fā)器應(yīng)為（）個(gè)。
假定某個(gè)電路如圖示，指示燈F和開關(guān)A、B、C的邏輯關(guān)系表達(dá)式為（）。
為了實(shí)現(xiàn)計(jì)數(shù)功能，集成寄存器74194的控制端S0S1可以是（）。