問答題CPLD/FPGA的幾大供應(yīng)廠商是哪幾個(gè)?

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如圖所示,則F=()。

題型:多項(xiàng)選擇題

?下圖邏輯單元實(shí)現(xiàn)的功能為()。

題型:?jiǎn)雾?xiàng)選擇題

如圖電路實(shí)現(xiàn)的邏輯函數(shù)是()。

題型:多項(xiàng)選擇題

?十進(jìn)制數(shù)178.5對(duì)應(yīng)的余3碼是()。

題型:?jiǎn)雾?xiàng)選擇題

若集成塊內(nèi)部為驅(qū)動(dòng)單元提供的驅(qū)動(dòng)能力為1X,最小反相器(1X)延遲時(shí)間為2,對(duì)于下圖所示的輸出緩沖設(shè)計(jì)(圖中反相器上面標(biāo)注了相應(yīng)的驅(qū)動(dòng)能力),該輸出單元的延遲時(shí)間(從a到y(tǒng))最接近于()。

題型:?jiǎn)雾?xiàng)選擇題

如圖,是151的電路設(shè)計(jì),其中輸入端的使用了6個(gè)反相器,而實(shí)現(xiàn)邏輯功能應(yīng)該可以省掉三個(gè),為什么這么設(shè)計(jì)()。

題型:?jiǎn)雾?xiàng)選擇題

?如圖所示電路論述正確的是()。

題型:多項(xiàng)選擇題

對(duì)于D觸發(fā)器,如果時(shí)鐘頻率為10MHz,輸出信號(hào)Q的頻率可能是()MHz。

題型:多項(xiàng)選擇題

如圖,此電路的輸入端I0_L是低電平有效,輸出A2A1A0是高電平有效,AVALID有效表示的是()。

題型:?jiǎn)雾?xiàng)選擇題

輸出端不能直接線與的門電路有()。

題型:?jiǎn)雾?xiàng)選擇題