問(wèn)答題簡(jiǎn)述CPLD/FPGA的原理、特點(diǎn)與應(yīng)用。

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要使TTL與非門(mén)變成反相器,多余的輸入端不能采用的方法為()。

題型:?jiǎn)雾?xiàng)選擇題

若集成塊內(nèi)部為驅(qū)動(dòng)單元提供的驅(qū)動(dòng)能力為1X,最小反相器(1X)延遲時(shí)間為2,對(duì)于下圖所示的輸出緩沖設(shè)計(jì)(圖中反相器上面標(biāo)注了相應(yīng)的驅(qū)動(dòng)能力),該輸出單元的延遲時(shí)間(從a到y(tǒng))最接近于()。

題型:?jiǎn)雾?xiàng)選擇題

與模擬電路相比,數(shù)字系統(tǒng)的優(yōu)越性主要體現(xiàn)在()。

題型:多項(xiàng)選擇題

?如圖電路,描述正確的是()。

題型:?jiǎn)雾?xiàng)選擇題

二進(jìn)制加法運(yùn)算包含的輸入、輸出變量有()。

題型:多項(xiàng)選擇題

輸出端不能直接線(xiàn)與的門(mén)電路有()。

題型:?jiǎn)雾?xiàng)選擇題

?若集成塊內(nèi)部為驅(qū)動(dòng)單元提供的驅(qū)動(dòng)能力為1X,對(duì)于下圖所示的輸出緩沖設(shè)計(jì)(圖中反相器上面標(biāo)注了相應(yīng)的驅(qū)動(dòng)能力),該輸出單元的延遲時(shí)間(從a到y(tǒng))相當(dāng)于()個(gè)內(nèi)部標(biāo)準(zhǔn)門(mén)級(jí)聯(lián)的延遲時(shí)間。

題型:?jiǎn)雾?xiàng)選擇題

?構(gòu)成數(shù)字電路最基本的器件主要有()。

題型:多項(xiàng)選擇題

?如圖所示電路論述正確的是()。

題型:多項(xiàng)選擇題

對(duì)于D觸發(fā)器,如果時(shí)鐘頻率為10MHz,輸出信號(hào)Q的頻率可能是()MHz。

題型:多項(xiàng)選擇題