用一片74HCL138實(shí)現(xiàn)函數(shù)
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分析下列時(shí)序邏輯電路的功能。（要求：寫出電路的輸出方程和狀態(tài)方程，列出電路的狀態(tài)轉(zhuǎn)換表，畫出狀態(tài)轉(zhuǎn)換圖，并指出電路的邏輯功能）
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邏輯函之間滿足（）關(guān)系。
?若集成塊內(nèi)部為驅(qū)動(dòng)單元提供的驅(qū)動(dòng)能力為1X，對(duì)于下圖所示的輸出緩沖設(shè)計(jì)（圖中反相器上面標(biāo)注了相應(yīng)的驅(qū)動(dòng)能力），該輸出單元的延遲時(shí)間（從a到y(tǒng)）相當(dāng)于（）個(gè)內(nèi)部標(biāo)準(zhǔn)門級(jí)聯(lián)的延遲時(shí)間。
如圖所示，則F=（）。
要使CMOS門輸入高電平，不能使用的方法為（）。
要使TTL與非門變成反相器，多余的輸入端不能采用的方法為（）。
電路結(jié)構(gòu)如圖所示，該電路是（）。
?利用開關(guān)代數(shù)的公理或定理，判斷與（x+y’）’等價(jià)的邏輯關(guān)系為（）。
?下圖邏輯單元實(shí)現(xiàn)的功能為（）。
如圖，此電路的輸入端I0_L是低電平有效，輸出A2A1A0是高電平有效，AVALID有效表示的是（）。
若集成塊內(nèi)部為驅(qū)動(dòng)單元提供的驅(qū)動(dòng)能力為1X，最小反相器（1X）延遲時(shí)間為2，對(duì)于下圖所示的輸出緩沖設(shè)計(jì)（圖中反相器上面標(biāo)注了相應(yīng)的驅(qū)動(dòng)能力），該輸出單元的延遲時(shí)間（從a到y(tǒng)）最接近于（）。