分析下列時(shí)序邏輯電路的功能。（要求：寫(xiě)出電路的輸出方程和狀態(tài)方程，列出電路的狀態(tài)轉(zhuǎn)換表，畫(huà)出狀態(tài)轉(zhuǎn)換圖，并指出電路的邏輯功能）
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畫(huà)D觸發(fā)器的輸出端Q1和Q2端的波形。
D觸發(fā)器邏輯符號(hào)及時(shí)鐘信號(hào)CP（/CP）和D的波形圖如下圖所示。分別畫(huà)出Q0和Q1端波形。設(shè)觸發(fā)器的初始狀態(tài)為00。
最新試題
?利用開(kāi)關(guān)代數(shù)的公理或定理，判斷與（x+y’）’等價(jià)的邏輯關(guān)系為（）。
要使CMOS門(mén)輸入高電平，不能使用的方法為（）。
若集成塊內(nèi)部為驅(qū)動(dòng)單元提供的驅(qū)動(dòng)能力為1X，最小反相器（1X）延遲時(shí)間為2，對(duì)于下圖所示的輸出緩沖設(shè)計(jì)（圖中反相器上面標(biāo)注了相應(yīng)的驅(qū)動(dòng)能力），該輸出單元的延遲時(shí)間（從a到y(tǒng)）最接近于（）。
約束項(xiàng)在函數(shù)化簡(jiǎn)時(shí)可以當(dāng)作1，是因?yàn)樵趯?shí)際電路中，這種輸入組合根本不可能會(huì)讓其發(fā)生。
若n個(gè)變量的同或運(yùn)算和異或運(yùn)算結(jié)果相同，則n為奇數(shù)（）
?數(shù)字設(shè)計(jì)的層次主要有（）。
關(guān)于集成塊的輸出單元，下列說(shuō)法中正確的是（）。
?十進(jìn)制數(shù)22.37對(duì)應(yīng)的二進(jìn)制數(shù)是（）。
?十進(jìn)制數(shù)178.5對(duì)應(yīng)的余3碼是（）。
對(duì)于D觸發(fā)器，如果時(shí)鐘頻率為10MHz，輸出信號(hào)Q的頻率可能是（）MHz。