要使CMOS門輸入高電平，不能使用的方法為（）。

?數(shù)字設計的層次主要有（）。

為實現(xiàn)將D觸發(fā)器轉換為T觸發(fā)器，下圖所示電路的虛框內應是（）。

如圖，此電路的輸入端I0_L是低電平有效，輸出A2A1A0是高電平有效，AVALID有效表示的是（）。

要使JK觸發(fā)器在時鐘脈沖作用下，實現(xiàn)輸出，則輸入信號應為（）。

關于集成塊的輸出單元，下列說法中正確的是（）。

若集成塊內部為驅動單元提供的驅動能力為1X，最小反相器（1X）延遲時間為2，對于下圖所示的輸出緩沖設計（圖中反相器上面標注了相應的驅動能力），該輸出單元的延遲時間（從a到y(tǒng)）最接近于（）。

?兩個二進制數(shù)的補碼相加，有溢出的是（）。

使用74HC138實現(xiàn)邏輯函數(shù)正確的是（）。

對于D觸發(fā)器，如果時鐘頻率為10MHz，輸出信號Q的頻率可能是（）MHz。