如圖，此電路的輸入端I0_L是低電平有效，輸出A2A1A0是高電平有效，AVALID有效表示的是（）。

已知函數(shù)F（A，B，C，D）=（AB’）’+（C’D+B’C）’，則其最簡表達式為（）。

要使CMOS門輸入高電平，不能使用的方法為（）。

若n個變量的同或運算和異或運算結(jié)果相同，則n為奇數(shù)（）

與模擬電路相比，數(shù)字系統(tǒng)的優(yōu)越性主要體現(xiàn)在（）。

如圖電路實現(xiàn)的邏輯函數(shù)是（）。

若集成塊內(nèi)部為驅(qū)動單元提供的驅(qū)動能力為1X，最小反相器（1X）延遲時間為2，對于下圖所示的輸出緩沖設(shè)計（圖中反相器上面標(biāo)注了相應(yīng)的驅(qū)動能力），該輸出單元的延遲時間（從a到y(tǒng)）最接近于（）。

?利用開關(guān)代數(shù)的公理或定理，判斷與（x+y’）’等價的邏輯關(guān)系為（）。

要使JK觸發(fā)器在時鐘脈沖作用下，實現(xiàn)輸出，則輸入信號應(yīng)為（）。

對于D觸發(fā)器，如果時鐘頻率為10MHz，輸出信號Q的頻率可能是（）MHz。