A.發(fā)射結(jié)正偏置，集電結(jié)反偏置
B.發(fā)射結(jié)正偏置，集電結(jié)正偏置
C.發(fā)射結(jié)反偏置，集電結(jié)正偏置
D.發(fā)射結(jié)反偏置，集電結(jié)反偏置
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A.與有用輸入端連在一起
B.懸空
C.接正電源
D.接地
A.與非門(mén)
B.或非門(mén)
C.OC門(mén)
D.三態(tài)門(mén)
A.或非
B.OC
C.三態(tài)
D.與或非
A.TTL
B.CMOS
B.NMOS
D.PMOS
A.輸出電壓與輸入電壓之間的關(guān)系數(shù)
B.輸iU電壓與輸入電流之間的關(guān)系數(shù)
C.輸出端能帶同類門(mén)的今個(gè)數(shù)
D.輸入端數(shù)
最新試題
TTL與非門(mén)輸出高電平的參數(shù)規(guī)范值是（）
小容量RAM內(nèi)部存儲(chǔ)矩陣的字?jǐn)?shù)與外部地址線數(shù)n的關(guān)系一般為（）
具有“有1出0、全0出1”功能的邏輯門(mén)是（）
一個(gè)VHDL模塊是否必須有一個(gè)實(shí)體和一個(gè)結(jié)構(gòu)體？是否可以有多個(gè)實(shí)體和結(jié)構(gòu)體？簡(jiǎn)述它們的作用。
如要將一個(gè)最大幅度為5.1V的模擬信號(hào)轉(zhuǎn)換為數(shù)字信號(hào)，要求輸入每變化20mV，輸出信號(hào)的最低位（LSB）發(fā)生變化，應(yīng)選用（）位ADC。
采用浮柵技術(shù)的EPROM中存儲(chǔ)的數(shù)據(jù)是（）可擦除的。
27系列EPROM存儲(chǔ)的數(shù)據(jù)是（）可擦除的。
利用2個(gè)74LS138和1個(gè)非門(mén)，可以擴(kuò)展得到1個(gè)（）線譯碼器。
要使JK觸發(fā)器的輸出Q從1就成0，它的輸入信號(hào)JK就為（）。
判斷如下VHDL的操作是否正確，如不正確，請(qǐng)改正。字符a和b的數(shù)據(jù)類型是BIT，c是INTEGER，執(zhí)行c＜=a+b。