設(shè)計一個判斷輸入8421碼表示的十進(jìn)制數(shù)是否大于5的組合邏輯電路，至少需要（）個邏輯門。

?已知描述某同步時序電路的狀態(tài)圖如下圖所示，假定輸入序列為x=01011011，初始狀態(tài)為A，則電路的狀態(tài)序列為（），輸出響應(yīng)序列為（）。

反映TTL與非門輸入高電平時抗干擾能力的外部特性參數(shù)是（）。

下圖所示的PLD連接表示的輸出函數(shù)表達(dá)式F等于（）。

用5G555構(gòu)成的施密特觸發(fā)器具有（）個穩(wěn)態(tài)。

下圖所示組合邏輯電路，其功能是（）。

現(xiàn)場可編程門陣列FPGA的設(shè)計流程中，下列屬于規(guī)劃設(shè)計階段的工作有（）。

為了實現(xiàn)計數(shù)功能，集成寄存器74194的控制端S0S1可以是（）。

假定某個電路如圖示，指示燈F和開關(guān)A、B、C的邏輯關(guān)系表達(dá)式為（）。

一個n位的D/A換器的分辨率為（）。