假定某個電路如圖示，指示燈F和開關(guān)A、B、C的邏輯關(guān)系表達式為（）。
A.
B.
C.
D.
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?已知描述某同步時序電路的狀態(tài)圖如下圖所示，假定輸入序列為x=01011011，初始狀態(tài)為A，則電路的狀態(tài)序列為（），輸出響應序列為（）。
A.ABCDBCDA；00001001
B.ABCDBCDA；00001000
C.ABCDAABB；00001000
D.ABCDABCD；00001000
A.3；1
B.3；2
C.3；6
D.4；2
?如下圖所示時序電路，該電路是一個（）型電路，其功能是（）。
A.Mealy；模4加1計數(shù)器
B.Moore；模4減1計數(shù)器
C.Mealy；模4可逆計數(shù)器
D.Moore；模4可逆計數(shù)器
A.1；2
B.2；2
C.2；3
D.3；4
已知原始狀態(tài)圖如下圖所示，狀態(tài)化簡后電路需要的觸發(fā)器應為（）個。
A.1
B.2
C.3
D.4
最新試題
為了實現(xiàn)計數(shù)功能，集成寄存器74194的控制端S0S1可以是（）。
下圖所示組合邏輯電路，其功能是（）。
一個Moore型同步可重疊的“1011”序列檢測器的狀態(tài)圖是（）。
現(xiàn)場可編程門陣列FPGA的設(shè)計流程中，下列屬于規(guī)劃設(shè)計階段的工作有（）。
邏輯函數(shù)F（A，B，C，D）=∑m（2，7，8，12，13，14，15）的卡諾圖，下面畫法正確的是（）。
?已知某異步時序電路的流程表如下表所示，其中x1和x2為電路輸入端。分析流程表，電路中有（）條反饋回路，當（）時會發(fā)生臨界競爭。
下圖所示的PLD連接表示的輸出函數(shù)表達式F等于（）。
電平異步時序邏輯電路工作的基本條件有（）。
反映TTL與非門輸入高電平時抗干擾能力的外部特性參數(shù)是（）。
?如下圖所示時序電路，該電路是一個（）型電路，其功能是（）。