下列哪個(gè)函數(shù)與邏輯函數(shù)F=A⊙B不等（）
A.A
B.B
C.C
D.D
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A.PROM的或門(mén)陣列
B.PAL的與門(mén)陣列
C.PLA的與門(mén)陣列和或門(mén)陣列
D.PROM的與門(mén)陣列
A.4位計(jì)數(shù)器T4193
B.4位并行加法器T693
C.4位寄存器T1194
D.4位數(shù)據(jù)選擇器T580
A.原碼
B.補(bǔ)碼
C.Gray碼
D.反碼
A.101101101
B.010101010101
C.100010001000
D.010101011000
A.與非門(mén)
B.或非門(mén)
C.或門(mén)
D.與或非門(mén)
最新試題
?利用開(kāi)關(guān)代數(shù)的公理或定理，判斷與（x+y’）’等價(jià)的邏輯關(guān)系為（）。
?構(gòu)成數(shù)字電路最基本的器件主要有（）。
如圖，此電路的輸入端I0_L是低電平有效，輸出A2A1A0是高電平有效，AVALID有效表示的是（）。
使用74HC138實(shí)現(xiàn)邏輯函數(shù)正確的是（）。
約束項(xiàng)在函數(shù)化簡(jiǎn)時(shí)可以當(dāng)作1，是因?yàn)樵趯?shí)際電路中，這種輸入組合根本不可能會(huì)讓其發(fā)生。
要使TTL與非門(mén)變成反相器，多余的輸入端不能采用的方法為（）。
若集成塊內(nèi)部為驅(qū)動(dòng)單元提供的驅(qū)動(dòng)能力為1X，最小反相器（1X）延遲時(shí)間為2，對(duì)于下圖所示的輸出緩沖設(shè)計(jì)（圖中反相器上面標(biāo)注了相應(yīng)的驅(qū)動(dòng)能力），該輸出單元的延遲時(shí)間（從a到y(tǒng)）最接近于（）。
CC4000系列的CMOS門(mén)電路不能直接接（）系列的門(mén)電路。
?BCD碼譯碼器如果不允許輸入大于9的數(shù)值的時(shí)候，當(dāng)輸入10時(shí)，輸出為（）。
已知函數(shù)F（A，B，C，D）=（AB’）’+（C’D+B’C）’，則其最簡(jiǎn)表達(dá)式為（）。