單項(xiàng)選擇題下述哪些器件不屬于復(fù)雜PLD()

A.CPLD
B.EPLD
C.GAL
D.FPGA


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你可能感興趣的試題

1.單項(xiàng)選擇題下述哪個系列器件不屬于簡單PLD()

A.ROM
B.PLA
C.GAL
D.CPLD

2.單項(xiàng)選擇題硬件描述語言的兩種主要標(biāo)準(zhǔn)是()

A.VHDL和Verilog HDL
B.VHDL和AHDL
C.AHDL和Verilog HDL
D.Verilog HDL和MHDL

3.單項(xiàng)選擇題EDA的涵義是()

A.電路板設(shè)計(jì)自動化
B.電子設(shè)計(jì)自動化
C.電子設(shè)計(jì)計(jì)算機(jī)化
D.電路設(shè)計(jì)計(jì)算機(jī)化

最新試題

?若集成塊內(nèi)部為驅(qū)動單元提供的驅(qū)動能力為1X,對于下圖所示的輸出緩沖設(shè)計(jì)(圖中反相器上面標(biāo)注了相應(yīng)的驅(qū)動能力),該輸出單元的延遲時間(從a到y(tǒng))相當(dāng)于()個內(nèi)部標(biāo)準(zhǔn)門級聯(lián)的延遲時間。

題型:單項(xiàng)選擇題

要使CMOS門輸入高電平,不能使用的方法為()。

題型:單項(xiàng)選擇題

如圖所示,則F=()。

題型:多項(xiàng)選擇題

?下圖邏輯單元實(shí)現(xiàn)的功能為()。

題型:單項(xiàng)選擇題

如圖,此電路的輸入端I0_L是低電平有效,輸出A2A1A0是高電平有效,AVALID有效表示的是()。

題型:單項(xiàng)選擇題

要使TTL與非門變成反相器,多余的輸入端不能采用的方法為()。

題型:單項(xiàng)選擇題

?構(gòu)成數(shù)字電路最基本的器件主要有()。

題型:多項(xiàng)選擇題

為實(shí)現(xiàn)將D觸發(fā)器轉(zhuǎn)換為T觸發(fā)器,下圖所示電路的虛框內(nèi)應(yīng)是()。

題型:單項(xiàng)選擇題

?利用開關(guān)代數(shù)的公理或定理,判斷與(x+y’)’等價的邏輯關(guān)系為()。

題型:單項(xiàng)選擇題

已知有二輸入邏輯門,只有當(dāng)輸X和Y都為1時,輸出F才為1,則X,Y與F的邏輯關(guān)系為()。

題型:單項(xiàng)選擇題