A.VHDL和Verilog HDL
B.VHDL和AHDL
C.AHDL和Verilog HDL
D.Verilog HDL和MHDL
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A.電路板設(shè)計(jì)自動(dòng)化
B.電子設(shè)計(jì)自動(dòng)化
C.電子設(shè)計(jì)計(jì)算機(jī)化
D.電路設(shè)計(jì)計(jì)算機(jī)化
電路如圖所示,請(qǐng)畫(huà)出在輸入信號(hào)A、B作用下,輸出Q的波形。設(shè)觸發(fā)器為邊沿JK觸發(fā)器,平均值RD為異步清零端。(說(shuō)明原理)
最新試題
?十進(jìn)制數(shù)22.37對(duì)應(yīng)的二進(jìn)制數(shù)是()。
約束項(xiàng)在函數(shù)化簡(jiǎn)時(shí)可以當(dāng)作1,是因?yàn)樵趯?shí)際電路中,這種輸入組合根本不可能會(huì)讓其發(fā)生。
?構(gòu)成數(shù)字電路最基本的器件主要有()。
使用74HC138實(shí)現(xiàn)邏輯函數(shù)正確的是()。
?下圖邏輯單元實(shí)現(xiàn)的功能為()。
TTL門(mén)電路具有負(fù)載能力強(qiáng)、抗干擾能力強(qiáng)和轉(zhuǎn)換速度高等特點(diǎn)。
若n個(gè)變量的同或運(yùn)算和異或運(yùn)算結(jié)果相同,則n為奇數(shù)()
若集成塊內(nèi)部為驅(qū)動(dòng)單元提供的驅(qū)動(dòng)能力為1X,最小反相器(1X)延遲時(shí)間為2,對(duì)于下圖所示的輸出緩沖設(shè)計(jì)(圖中反相器上面標(biāo)注了相應(yīng)的驅(qū)動(dòng)能力),該輸出單元的延遲時(shí)間(從a到y(tǒng))最接近于()。
?如圖電路,描述正確的是()。
若集成塊內(nèi)部為驅(qū)動(dòng)單元提供的驅(qū)動(dòng)能力為1X,最小反相器(1X)延遲時(shí)間為2,對(duì)于下圖所示的輸出緩沖設(shè)計(jì)(圖中反相器上面標(biāo)注了相應(yīng)的驅(qū)動(dòng)能力),該輸出單元的延遲時(shí)間(從a到y(tǒng))最接近于()。