分析如圖所示同步時(shí)序邏輯電路,說(shuō)明該電路功能。
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作出與如表所示狀態(tài)表對(duì)應(yīng)的狀態(tài)圖。
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如圖電路實(shí)現(xiàn)的邏輯函數(shù)是()。
邏輯函之間滿足()關(guān)系。
若集成塊內(nèi)部為驅(qū)動(dòng)單元提供的驅(qū)動(dòng)能力為1X,最小反相器(1X)延遲時(shí)間為2,對(duì)于下圖所示的輸出緩沖設(shè)計(jì)(圖中反相器上面標(biāo)注了相應(yīng)的驅(qū)動(dòng)能力),該輸出單元的延遲時(shí)間(從a到y(tǒng))最接近于()。
關(guān)于集成塊的輸出單元,下列說(shuō)法中正確的是()。
?十進(jìn)制數(shù)178.5對(duì)應(yīng)的余3碼是()。
要使TTL與非門變成反相器,多余的輸入端不能采用的方法為()。
?如圖電路,描述正確的是()。
?若集成塊內(nèi)部為驅(qū)動(dòng)單元提供的驅(qū)動(dòng)能力為1X,對(duì)于下圖所示的輸出緩沖設(shè)計(jì)(圖中反相器上面標(biāo)注了相應(yīng)的驅(qū)動(dòng)能力),該輸出單元的延遲時(shí)間(從a到y(tǒng))相當(dāng)于()個(gè)內(nèi)部標(biāo)準(zhǔn)門級(jí)聯(lián)的延遲時(shí)間。
輸出端不能直接線與的門電路有()。
若集成塊內(nèi)部為驅(qū)動(dòng)單元提供的驅(qū)動(dòng)能力為1X,最小反相器(1X)延遲時(shí)間為2,對(duì)于下圖所示的輸出緩沖設(shè)計(jì)(圖中反相器上面標(biāo)注了相應(yīng)的驅(qū)動(dòng)能力),該輸出單元的延遲時(shí)間(從a到y(tǒng))最接近于()。