假定某個(gè)電路如圖示，指示燈F和開(kāi)關(guān)A、B、C的邏輯關(guān)系表達(dá)式為（）。

?具有3個(gè)選擇控制端的數(shù)據(jù)選擇器能對(duì)（）個(gè)輸入數(shù)據(jù)進(jìn)行選擇，對(duì)應(yīng)選擇輸入端的任何一種取值，可選中（）個(gè)輸入數(shù)據(jù)輸出。?

設(shè)計(jì)一個(gè)Moore型同步可重疊的“1101”序列檢測(cè)器，至少需要（）個(gè)觸發(fā)器。

電平異步時(shí)序邏輯電路工作的基本條件有（）。

?已知脈沖異步時(shí)序邏輯電路如下圖所示，其功能是（）。

邏輯函數(shù)F（A，B，C，D）=∑m（2，7，8，12，13，14，15）的卡諾圖，下面畫(huà)法正確的是（）。

?用3線-8線譯碼器74138（邏輯符號(hào)如下圖所示）和與非門(mén)實(shí)現(xiàn)函數(shù)的功能時(shí)，74138的輸出端（）連接與非門(mén)。?

設(shè)計(jì)一個(gè)判斷輸入8421碼表示的十進(jìn)制數(shù)是否大于5的組合邏輯電路，至少需要（）個(gè)邏輯門(mén)。

現(xiàn)場(chǎng)可編程門(mén)陣列FPGA的設(shè)計(jì)流程中，下列屬于規(guī)劃設(shè)計(jì)階段的工作有（）。

用5G555構(gòu)成的施密特觸發(fā)器具有（）個(gè)穩(wěn)態(tài)。