若集成塊內(nèi)部為驅(qū)動(dòng)單元提供的驅(qū)動(dòng)能力為1X，最小反相器（1X）延遲時(shí)間為2，對(duì)于下圖所示的輸出緩沖設(shè)計(jì)（圖中反相器上面標(biāo)注了相應(yīng)的驅(qū)動(dòng)能力），該輸出單元的延遲時(shí)間（從a到y(tǒng)）最接近于（）。

要使CMOS門輸入高電平，不能使用的方法為（）。

若n個(gè)變量的同或運(yùn)算和異或運(yùn)算結(jié)果相同，則n為奇數(shù)（）

?利用開關(guān)代數(shù)的公理或定理，判斷與（x+y’）’等價(jià)的邏輯關(guān)系為（）。

?BCD碼譯碼器如果不允許輸入大于9的數(shù)值的時(shí)候，當(dāng)輸入10時(shí)，輸出為（）。

?兩個(gè)二進(jìn)制數(shù)的補(bǔ)碼相加，有溢出的是（）。

要使TTL與非門變成反相器，多余的輸入端不能采用的方法為（）。

為實(shí)現(xiàn)將D觸發(fā)器轉(zhuǎn)換為T觸發(fā)器，下圖所示電路的虛框內(nèi)應(yīng)是（）。

如圖電路實(shí)現(xiàn)的邏輯函數(shù)是（）。

輸出端不能直接線與的門電路有（）。