如圖電路實現(xiàn)的邏輯函數(shù)是（）。

若集成塊內(nèi)部為驅(qū)動單元提供的驅(qū)動能力為1X，最小反相器（1X）延遲時間為2，對于下圖所示的輸出緩沖設(shè)計（圖中反相器上面標注了相應(yīng)的驅(qū)動能力），該輸出單元的延遲時間（從a到y(tǒng)）最接近于（）。

?十進制數(shù)22.37對應(yīng)的二進制數(shù)是（）。

?當(dāng)共陰極7段數(shù)碼管顯示2的時候，輸出應(yīng)該為（）。

要使CMOS門輸入高電平，不能使用的方法為（）。

如圖，此電路的輸入端I0_L是低電平有效，輸出A2A1A0是高電平有效，AVALID有效表示的是（）。

?十進制數(shù)178.5對應(yīng)的余3碼是（）。

使用74HC138實現(xiàn)邏輯函數(shù)正確的是（）。

?下圖邏輯單元實現(xiàn)的功能為（）。

?利用開關(guān)代數(shù)的公理或定理，判斷與（x+y’）’等價的邏輯關(guān)系為（）。