若集成塊內(nèi)部為驅(qū)動單元提供的驅(qū)動能力為1X，最小反相器（1X）延遲時間為2，對于下圖所示的輸出緩沖設(shè)計（圖中反相器上面標(biāo)注了相應(yīng)的驅(qū)動能力），該輸出單元的延遲時間（從a到y(tǒng)）最接近于（）。

?如圖電路，描述正確的是（）。

已知函數(shù)F（A，B，C，D）=（AB’）’+（C’D+B’C）’，則其最簡表達(dá)式為（）。

已知有二輸入邏輯門，只有當(dāng)輸X和Y都為1時，輸出F才為1，則X，Y與F的邏輯關(guān)系為（）。

要使JK觸發(fā)器在時鐘脈沖作用下，實現(xiàn)輸出，則輸入信號應(yīng)為（）。

?當(dāng)共陰極7段數(shù)碼管顯示2的時候，輸出應(yīng)該為（）。

?利用開關(guān)代數(shù)的公理或定理，判斷與（x+y’）’等價的邏輯關(guān)系為（）。

?數(shù)字設(shè)計的層次主要有（）。

?十進(jìn)制數(shù)178.5對應(yīng)的余3碼是（）。

邏輯函之間滿足（）關(guān)系。