對(duì)于T觸發(fā)器，若原態(tài)Qn=0，欲使新態(tài)Qn+1=1，應(yīng)使輸入T=（）
A.A
B.B
C.C
D.D
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A.CT74S肖特基系列
B.CT74LS低功耗肖特基系列
C.CT74L低功耗系列
D.CT74H高速系列
A.微功耗
B.高速度
C.高抗干擾能力
D.電源范圍寬
A.降低飽和深度
B.增加飽和深度
C.采用有源泄放回路
D.采用抗飽和三極管
要使TTL與非門(mén)工作在轉(zhuǎn)折區(qū)，可使輸入端對(duì)地外接電阻RI（）
A.A
B.B
C.C
D.D
TTL電路在正邏輯系統(tǒng)中，以下各種輸入中（）相當(dāng)于輸入邏輯“1”。
A.A
B.B
C.C
D.D
最新試題
輸出端不能直接線與的門(mén)電路有（）。
若n個(gè)變量的同或運(yùn)算和異或運(yùn)算結(jié)果相同，則n為奇數(shù)（）
若集成塊內(nèi)部為驅(qū)動(dòng)單元提供的驅(qū)動(dòng)能力為1X，最小反相器（1X）延遲時(shí)間為2，對(duì)于下圖所示的輸出緩沖設(shè)計(jì)（圖中反相器上面標(biāo)注了相應(yīng)的驅(qū)動(dòng)能力），該輸出單元的延遲時(shí)間（從a到y(tǒng)）最接近于（）。
邏輯函之間滿(mǎn)足（）關(guān)系。
對(duì)于D觸發(fā)器，如果時(shí)鐘頻率為10MHz，輸出信號(hào)Q的頻率可能是（）MHz。
若集成塊內(nèi)部為驅(qū)動(dòng)單元提供的驅(qū)動(dòng)能力為1X，最小反相器（1X）延遲時(shí)間為2，對(duì)于下圖所示的輸出緩沖設(shè)計(jì)（圖中反相器上面標(biāo)注了相應(yīng)的驅(qū)動(dòng)能力），該輸出單元的延遲時(shí)間（從a到y(tǒng)）最接近于（）。
CC4000系列的CMOS門(mén)電路不能直接接（）系列的門(mén)電路。
?兩個(gè)二進(jìn)制數(shù)的補(bǔ)碼相加，有溢出的是（）。
已知有二輸入邏輯門(mén)，只有當(dāng)輸X和Y都為1時(shí)，輸出F才為1，則X，Y與F的邏輯關(guān)系為（）。
?數(shù)字設(shè)計(jì)的層次主要有（）。