A.編碼器
B.半加器
C.寄存器
D.譯碼器
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A.3
B.4
C.5
D.6
下列邏輯函數(shù)中,與F=A相等的是()
A.A
B.B
C.C
D.D
A.9
B.7
C.16
D.不能確定
A.兩個(gè)同時(shí)為1
B.兩個(gè)同時(shí)為0
C.兩個(gè)互為相反
D.兩個(gè)中至少有一個(gè)為0
A.0.1010
B.1.1001
C.1.0110
D.1.1010
最新試題
若集成塊內(nèi)部為驅(qū)動(dòng)單元提供的驅(qū)動(dòng)能力為1X,最小反相器(1X)延遲時(shí)間為2,對(duì)于下圖所示的輸出緩沖設(shè)計(jì)(圖中反相器上面標(biāo)注了相應(yīng)的驅(qū)動(dòng)能力),該輸出單元的延遲時(shí)間(從a到y(tǒng))最接近于()。
二進(jìn)制加法運(yùn)算包含的輸入、輸出變量有()。
?數(shù)字設(shè)計(jì)的層次主要有()。
?構(gòu)成數(shù)字電路最基本的器件主要有()。
若集成塊內(nèi)部為驅(qū)動(dòng)單元提供的驅(qū)動(dòng)能力為1X,最小反相器(1X)延遲時(shí)間為2,對(duì)于下圖所示的輸出緩沖設(shè)計(jì)(圖中反相器上面標(biāo)注了相應(yīng)的驅(qū)動(dòng)能力),該輸出單元的延遲時(shí)間(從a到y(tǒng))最接近于()。
已知函數(shù)F(A,B,C,D)=(AB’)’+(C’D+B’C)’,則其最簡(jiǎn)表達(dá)式為()。
與模擬電路相比,數(shù)字系統(tǒng)的優(yōu)越性主要體現(xiàn)在()。
如圖電路實(shí)現(xiàn)的邏輯函數(shù)是()。
輸出端不能直接線與的門電路有()。
?如圖所示電路論述正確的是()。