下列各函數(shù)等式中無冒險現(xiàn)象的函數(shù)式有（）
A.A
B.B
C.C
D.D
E.E
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A.邊沿D觸發(fā)器
B.主從RS觸發(fā)器
C.同步RS觸發(fā)器
D.主從JK觸發(fā)器
欲使JK觸發(fā)器按
工作，可使JK觸發(fā)器的輸入端（）
A.A
B.B
C.C
D.D
E.E
欲使JK觸發(fā)器按Qn+1=Qn工作，可使JK觸發(fā)器的輸入端（）
A.A
B.B
C.C
D.D
E.E
對于T觸發(fā)器，若原態(tài)Qn=1，欲使新態(tài)Qn+1=1，應(yīng)使輸入T=（）
A.A
B.B
C.C
D.D
對于T觸發(fā)器，若原態(tài)Qn=0，欲使新態(tài)Qn+1=1，應(yīng)使輸入T=（）
A.A
B.B
C.C
D.D
最新試題
使用74HC138實(shí)現(xiàn)邏輯函數(shù)正確的是（）。
為實(shí)現(xiàn)將D觸發(fā)器轉(zhuǎn)換為T觸發(fā)器，下圖所示電路的虛框內(nèi)應(yīng)是（）。
對于D觸發(fā)器，如果時鐘頻率為10MHz，輸出信號Q的頻率可能是（）MHz。
電路結(jié)構(gòu)如圖所示，該電路是（）。
?利用開關(guān)代數(shù)的公理或定理，判斷與（x+y’）’等價的邏輯關(guān)系為（）。
如圖，此電路的輸入端I0_L是低電平有效，輸出A2A1A0是高電平有效，AVALID有效表示的是（）。
已知函數(shù)F（A，B，C，D）=（AB’）’+（C’D+B’C）’，則其最簡表達(dá)式為（）。
如圖，是151的電路設(shè)計(jì)，其中輸入端的使用了6個反相器，而實(shí)現(xiàn)邏輯功能應(yīng)該可以省掉三個，為什么這么設(shè)計(jì)（）。
邏輯函之間滿足（）關(guān)系。
約束項(xiàng)在函數(shù)化簡時可以當(dāng)作1，是因?yàn)樵趯?shí)際電路中，這種輸入組合根本不可能會讓其發(fā)生。