已知有二輸入邏輯門，只有當(dāng)輸X和Y都為1時(shí)，輸出F才為1，則X，Y與F的邏輯關(guān)系為（）。

電路結(jié)構(gòu)如圖所示，該電路是（）。

關(guān)于集成塊的輸出單元，下列說法中正確的是（）。

?若集成塊內(nèi)部為驅(qū)動(dòng)單元提供的驅(qū)動(dòng)能力為1X，對于下圖所示的輸出緩沖設(shè)計(jì)（圖中反相器上面標(biāo)注了相應(yīng)的驅(qū)動(dòng)能力），該輸出單元的延遲時(shí)間（從a到y(tǒng)）相當(dāng)于（）個(gè)內(nèi)部標(biāo)準(zhǔn)門級聯(lián)的延遲時(shí)間。

為實(shí)現(xiàn)將D觸發(fā)器轉(zhuǎn)換為T觸發(fā)器，下圖所示電路的虛框內(nèi)應(yīng)是（）。

若n個(gè)變量的同或運(yùn)算和異或運(yùn)算結(jié)果相同，則n為奇數(shù)（）

?利用開關(guān)代數(shù)的公理或定理，判斷與（x+y’）’等價(jià)的邏輯關(guān)系為（）。

對于D觸發(fā)器，如果時(shí)鐘頻率為10MHz，輸出信號Q的頻率可能是（）MHz。

要使CMOS門輸入高電平，不能使用的方法為（）。

?十進(jìn)制數(shù)22.37對應(yīng)的二進(jìn)制數(shù)是（）。