A.觸發(fā)器
B.晶體管
C.MOS管
D.電容
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A.組合邏輯電路
B.時(shí)序邏輯電路
C.存儲(chǔ)器
D.數(shù)模轉(zhuǎn)換器
A.與陣列
B.或陣列
C.輸入緩沖電路
D.輸出電路
A.便于仿真測(cè)試
B.集成密度高
C.可硬件加密
D.可改寫(xiě)
A.OLMC
B.固定的
C.只可一次編程
D.可重復(fù)編程
A.計(jì)算機(jī)
B.編程器
C.開(kāi)發(fā)軟件
D.操作系統(tǒng)
最新試題
?十進(jìn)制數(shù)178.5對(duì)應(yīng)的余3碼是（）。
與模擬電路相比，數(shù)字系統(tǒng)的優(yōu)越性主要體現(xiàn)在（）。
邏輯函之間滿(mǎn)足（）關(guān)系。
要使TTL與非門(mén)變成反相器，多余的輸入端不能采用的方法為（）。
若集成塊內(nèi)部為驅(qū)動(dòng)單元提供的驅(qū)動(dòng)能力為1X，最小反相器（1X）延遲時(shí)間為2，對(duì)于下圖所示的輸出緩沖設(shè)計(jì)（圖中反相器上面標(biāo)注了相應(yīng)的驅(qū)動(dòng)能力），該輸出單元的延遲時(shí)間（從a到y(tǒng)）最接近于（）。
如圖所示，則F=（）。
如圖，是151的電路設(shè)計(jì)，其中輸入端的使用了6個(gè)反相器，而實(shí)現(xiàn)邏輯功能應(yīng)該可以省掉三個(gè)，為什么這么設(shè)計(jì)（）。
CC4000系列的CMOS門(mén)電路不能直接接（）系列的門(mén)電路。
?利用開(kāi)關(guān)代數(shù)的公理或定理，判斷與（x+y’）’等價(jià)的邏輯關(guān)系為（）。
?十進(jìn)制數(shù)22.37對(duì)應(yīng)的二進(jìn)制數(shù)是（）。