A.計(jì)算機(jī)
B.編程器
C.開發(fā)軟件
D.操作系統(tǒng)
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A.PAL
B.GAL
C.PROM
D.PLD
A.PAL
B.GAL
C.PROM
D.ISP-PLD
函數(shù)
，當(dāng)變量的取值為（）時(shí)，將出現(xiàn)冒險(xiǎn)現(xiàn)象。
A.A
B.B
C.C
D.D
下列各函數(shù)等式中無冒險(xiǎn)現(xiàn)象的函數(shù)式有（）
A.A
B.B
C.C
D.D
E.E
A.邊沿D觸發(fā)器
B.主從RS觸發(fā)器
C.同步RS觸發(fā)器
D.主從JK觸發(fā)器
最新試題
已知函數(shù)F（A，B，C，D）=（AB’）’+（C’D+B’C）’，則其最簡(jiǎn)表達(dá)式為（）。
若集成塊內(nèi)部為驅(qū)動(dòng)單元提供的驅(qū)動(dòng)能力為1X，最小反相器（1X）延遲時(shí)間為2，對(duì)于下圖所示的輸出緩沖設(shè)計(jì)（圖中反相器上面標(biāo)注了相應(yīng)的驅(qū)動(dòng)能力），該輸出單元的延遲時(shí)間（從a到y(tǒng)）最接近于（）。
關(guān)于集成塊的輸出單元，下列說法中正確的是（）。
使用74HC138實(shí)現(xiàn)邏輯函數(shù)正確的是（）。
如圖，此電路的輸入端I0_L是低電平有效，輸出A2A1A0是高電平有效，AVALID有效表示的是（）。
如圖所示，則F=（）。
已知有二輸入邏輯門，只有當(dāng)輸X和Y都為1時(shí)，輸出F才為1，則X，Y與F的邏輯關(guān)系為（）。
TTL門電路具有負(fù)載能力強(qiáng)、抗干擾能力強(qiáng)和轉(zhuǎn)換速度高等特點(diǎn)。
?十進(jìn)制數(shù)178.5對(duì)應(yīng)的余3碼是（）。
要使JK觸發(fā)器在時(shí)鐘脈沖作用下，實(shí)現(xiàn)輸出，則輸入信號(hào)應(yīng)為（）。