單項(xiàng)選擇題只讀存儲(chǔ)器ROM在運(yùn)行時(shí)具有（）功能。
A.讀/無寫
B.無讀/寫
C.讀/寫
D.無讀/無寫
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1.單項(xiàng)選擇題欲將容量為256*1的RAM擴(kuò)展為1024*8，則需要控制各片選端的輔助譯碼器的輸入端數(shù)為（）
A.4
B.2
C.3
D.8
2.單項(xiàng)選擇題欲將容量為128*1的RAM擴(kuò)展為1024*8，則需要控制各片選端的輔助譯碼器的輸出端數(shù)為（）
A.1
B.2
C.3
D.8
3.單項(xiàng)選擇題采用對(duì)稱雙地址結(jié)構(gòu)尋址的1024*1的存儲(chǔ)矩陣有（）
A.10行10列
B.5行5列
C.32行32列
D.1024行1024列
4.單項(xiàng)選擇題某存儲(chǔ)器具有8根地址線和8根雙向數(shù)據(jù)線，則該存儲(chǔ)器的容量為（）
A.8*3
B.8K*8
C.256*8
D.256*256
5.單項(xiàng)選擇題若RAM的地址碼有8位，行、列地址譯碼器的輸入端都為4個(gè)，則它們的輸出線（即字線+位線）共有（）條。
A.8
B.16
C.32
D.256
最新試題
使用74HC138實(shí)現(xiàn)邏輯函數(shù)正確的是（）。
題型：單項(xiàng)選擇題
邏輯函之間滿足（）關(guān)系。
題型：多項(xiàng)選擇題
要使JK觸發(fā)器在時(shí)鐘脈沖作用下，實(shí)現(xiàn)輸出，則輸入信號(hào)應(yīng)為（）。
題型：單項(xiàng)選擇題
若集成塊內(nèi)部為驅(qū)動(dòng)單元提供的驅(qū)動(dòng)能力為1X，最小反相器（1X）延遲時(shí)間為2，對(duì)于下圖所示的輸出緩沖設(shè)計(jì)（圖中反相器上面標(biāo)注了相應(yīng)的驅(qū)動(dòng)能力），該輸出單元的延遲時(shí)間（從a到y(tǒng)）最接近于（）。
題型：單項(xiàng)選擇題
?利用開關(guān)代數(shù)的公理或定理，判斷與（x+y’）’等價(jià)的邏輯關(guān)系為（）。
題型：單項(xiàng)選擇題
?數(shù)字設(shè)計(jì)的層次主要有（）。
題型：多項(xiàng)選擇題
輸出端不能直接線與的門電路有（）。
題型：單項(xiàng)選擇題
二進(jìn)制加法運(yùn)算包含的輸入、輸出變量有（）。
題型：多項(xiàng)選擇題
如圖，此電路的輸入端I0_L是低電平有效，輸出A2A1A0是高電平有效，AVALID有效表示的是（）。
題型：單項(xiàng)選擇題
?BCD碼譯碼器如果不允許輸入大于9的數(shù)值的時(shí)候，當(dāng)輸入10時(shí)，輸出為（）。
題型：單項(xiàng)選擇題