CMOS門(mén)電路如題圖（a）所示。
（1）寫(xiě)出電路輸出Y1～Y5的邏輯表達(dá)式。
（2）已知輸入A，B，C的波形如題圖（b）所示，畫(huà)出Y1，Y3～Y5的波形。
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在題圖所示各電路中，要實(shí)現(xiàn)相應(yīng)表達(dá)式規(guī)定的邏輯功能，電路連接上有什么錯(cuò)誤？請(qǐng)改正之。
電路中所示均為CMOS門(mén)電路。
指出在題圖所示電路中，能實(shí)現(xiàn)
的電路。
最新試題
用PROM設(shè)計(jì)一個(gè)2位二進(jìn)制平方器，實(shí)現(xiàn)該平方器需要的容量至少為（）。
電平異步時(shí)序邏輯電路工作的基本條件有（）。
下圖所示的PLD連接表示的輸出函數(shù)表達(dá)式F等于（）。
在正常工作時(shí)，3-8線譯碼器74138的使能端的值為（）。
?用3線-8線譯碼器74138（邏輯符號(hào)如下圖所示）和與非門(mén)實(shí)現(xiàn)函數(shù)的功能時(shí)，74138的輸出端（）連接與非門(mén)。?
?下面關(guān)于用5G555構(gòu)成的施密特觸發(fā)器描述錯(cuò)誤的是（）。
下面圖示的電路可以實(shí)現(xiàn)（）功能。
已知原始狀態(tài)圖如下圖所示，狀態(tài)化簡(jiǎn)后電路需要的觸發(fā)器應(yīng)為（）個(gè)。
現(xiàn)場(chǎng)可編程門(mén)陣列FPGA的設(shè)計(jì)流程中，下列屬于規(guī)劃設(shè)計(jì)階段的工作有（）。
為了實(shí)現(xiàn)計(jì)數(shù)功能，集成寄存器74194的控制端S0S1可以是（）。