A.有1出1,全0出0
B.有0出0,全1出1
C.有1出0、全0出1
D.有0出1,全1出0
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B.有0出0,全1出1
C.有1出0、全0出1
D.有0出1,全1出0
A.飽和區(qū)和放大區(qū)
B.放大區(qū)和截止區(qū)
C.飽和區(qū)和截止區(qū)
D.集電區(qū)和發(fā)射區(qū)
A.全局布線區(qū)
B.通用邏輯塊
C.輸出布線區(qū)
D.輸出控制單元
A.可編程邏輯陣列
B.可編程陣列邏輯
C.通用陣列邏輯
D.專用陣列邏輯
A.與非與非
B.異或
C.最簡與或
D.最簡或與
A.PROM
B.EPROM
C.SRAM
D.PLA
A.與門陣列
B.或門陣列
C.與非門陣列
D.輸入緩沖器
A.非用戶定制
B.全用戶定制
C.半用戶定制
D.自動(dòng)生成
A.邏輯門
B.GAL
C.PROM
D.PLA
最新試題
用1M×4的DRAM芯片通過()擴(kuò)展可以獲得4M×8的存儲(chǔ)器。
采用浮柵技術(shù)的EPROM中存儲(chǔ)的數(shù)據(jù)是()可擦除的。
如要將一個(gè)最大幅度為5.1V的模擬信號(hào)轉(zhuǎn)換為數(shù)字信號(hào),要求輸入每變化20mV,輸出信號(hào)的最低位(LSB)發(fā)生變化,應(yīng)選用()位ADC。
以下哪個(gè)編碼不能是二-十進(jìn)制譯碼器的輸入編碼()
TTL與非門閾值電壓UT的典型值是()
基本RS觸發(fā)器的輸入直接控制其輸出狀態(tài),所以它不能被稱為()觸發(fā)器。
根據(jù)什么判斷簡單電路中的險(xiǎn)象存在?
什么是觸發(fā)器的空翻現(xiàn)象,如何避免空翻?
與倒T形電阻網(wǎng)絡(luò)DAC相比,權(quán)電流網(wǎng)絡(luò)D/A轉(zhuǎn)換器的主要優(yōu)點(diǎn)是消除了()對轉(zhuǎn)換精度的影響。
判斷如下VHDL的操作是否正確,如不正確,請改正。字符a和b的數(shù)據(jù)類型是BIT,c是INTEGER,執(zhí)行c<=a+b。