單項(xiàng)選擇題TTL集成門電路的結(jié)構(gòu)框圖中不包含下列哪一項(xiàng)（）。

A.輸入級(jí)
B.放大級(jí)
C.中間級(jí)
D.輸出級(jí)


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1.單項(xiàng)選擇題下面對(duì)或非門的功能描述正確的是（）。

A.有1出1，全0出0
B.有0出0，全1出1
C.有1出0、全0出1
D.有0出1，全1出0

2.單項(xiàng)選擇題下面對(duì)或門的功能描述正確的是（）。

A.有1出1，全0出0
B.有0出0，全1出1
C.有1出0、全0出1
D.有0出1，全1出0

3.單項(xiàng)選擇題下面對(duì)與門的功能描述正確的是（）。

A.有1出1，全0出0
B.有0出0，全1出1
C.有1出0、全0出1
D.有0出1，全1出0

4.單項(xiàng)選擇題半導(dǎo)體三極管用作開(kāi)關(guān)元件時(shí)工作在哪兩個(gè)區(qū)域（）

A.飽和區(qū)和放大區(qū)
B.放大區(qū)和截止區(qū)
C.飽和區(qū)和截止區(qū)
D.集電區(qū)和發(fā)射區(qū)

5.單項(xiàng)選擇題ispLSI器件中的GLB是指（）。

A.全局布線區(qū)
B.通用邏輯塊
C.輸出布線區(qū)
D.輸出控制單元

6.單項(xiàng)選擇題PLA是指（）。

A.可編程邏輯陣列
B.可編程陣列邏輯
C.通用陣列邏輯
D.專用陣列邏輯

7.單項(xiàng)選擇題用PLA進(jìn)行邏輯設(shè)計(jì)時(shí)，應(yīng)將邏輯函數(shù)表達(dá)式變換成（）式。

A.與非與非
B.異或
C.最簡(jiǎn)與或
D.最簡(jiǎn)或與

8.單項(xiàng)選擇題在下列器件中，不屬于PLD的器件是（）。

A.PROM
B.EPROM
C.SRAM
D.PLA

9.單項(xiàng)選擇題不屬于PLD基本結(jié)構(gòu)部分的是（）。

A.與門陣列
B.或門陣列
C.與非門陣列
D.輸入緩沖器

10.單項(xiàng)選擇題PLD（可編程邏輯器件）屬于（）電路。

A.非用戶定制
B.全用戶定制
C.半用戶定制
D.自動(dòng)生成

最新試題

一個(gè)VHDL模塊是否必須有一個(gè)實(shí)體和一個(gè)結(jié)構(gòu)體？是否可以有多個(gè)實(shí)體和結(jié)構(gòu)體？簡(jiǎn)述它們的作用。

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與倒T形電阻網(wǎng)絡(luò)DAC相比，權(quán)電流網(wǎng)絡(luò)D/A轉(zhuǎn)換器的主要優(yōu)點(diǎn)是消除了（）對(duì)轉(zhuǎn)換精度的影響。

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若停電數(shù)分鐘后恢復(fù)供電，（）中的信息能夠保持不變。

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TTL與非門輸出低電平的參數(shù)規(guī)范值是（）

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一個(gè)16選一的數(shù)據(jù)選擇器，其地址輸入（選擇控制輸入）端有（）個(gè)。

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27系列EPROM存儲(chǔ)的數(shù)據(jù)是（）可擦除的。

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用原碼輸出的譯碼器實(shí)現(xiàn)多輸出邏輯函數(shù)，需要增加若干個(gè)（）。

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什么是觸發(fā)器的空翻現(xiàn)象，如何避免空翻？

題型：?jiǎn)柎痤}

簡(jiǎn)述用譯碼器或多路選擇器實(shí)現(xiàn)組合邏輯電路的不同之處。

題型：?jiǎn)柎痤}

判斷如下VHDL的操作是否正確，如不正確，請(qǐng)改正。字符a和b的數(shù)據(jù)類型是BIT，c是INTEGER，執(zhí)行c＜=a+b。

題型：?jiǎn)柎痤}