A.y6有效，管腳輸出為11011111
B.y6有效，管腳輸出為00100000
C.y5有效，管腳輸出為00100000
D.y5有效，管腳輸出為11011111
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A.2n
B.2n
C.2n-1
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B.00100000
C.10111111
D.11011111
A.ERR_L
B.OK
C.ERROR’
D.DATAIN
用最小成本法化簡下面的卡諾圖，結(jié)果為（）。
A.A2A1’A0+A3A2+A3A1’A0’+A2A1A0’
B.A3A2A1’A0+A3’A2A1A0’+A3A1’A0’+A3A2’A1A0
C.A2A1’A0+A3’A2A1A0+A3A1’A0’+A2A1A0’
D.A3A2A1’A0+A3A2+A3A1’A0’+A2A1A0’
最新試題
已知有二輸入邏輯門，只有當(dāng)輸X和Y都為1時，輸出F才為1，則X，Y與F的邏輯關(guān)系為（）。
如圖，是151的電路設(shè)計，其中輸入端的使用了6個反相器，而實現(xiàn)邏輯功能應(yīng)該可以省掉三個，為什么這么設(shè)計（）。
邏輯函之間滿足（）關(guān)系。
?若集成塊內(nèi)部為驅(qū)動單元提供的驅(qū)動能力為1X，對于下圖所示的輸出緩沖設(shè)計（圖中反相器上面標(biāo)注了相應(yīng)的驅(qū)動能力），該輸出單元的延遲時間（從a到y(tǒng)）相當(dāng)于（）個內(nèi)部標(biāo)準(zhǔn)門級聯(lián)的延遲時間。
要使CMOS門輸入高電平，不能使用的方法為（）。
?BCD碼譯碼器如果不允許輸入大于9的數(shù)值的時候，當(dāng)輸入10時，輸出為（）。
二進制加法運算包含的輸入、輸出變量有（）。
已知函數(shù)F（A，B，C，D）=（AB’）’+（C’D+B’C）’，則其最簡表達式為（）。
與模擬電路相比，數(shù)字系統(tǒng)的優(yōu)越性主要體現(xiàn)在（）。
使用74HC138實現(xiàn)邏輯函數(shù)正確的是（）。