用最小成本法化簡下面的卡諾圖，結(jié)果為（）。
A.A2A1’A0+A3A2+A3A1’A0’+A2A1A0’
B.A3A2A1’A0+A3’A2A1A0’+A3A1’A0’+A3A2’A1A0
C.A2A1’A0+A3’A2A1A0+A3A1’A0’+A2A1A0’
D.A3A2A1’A0+A3A2+A3A1’A0’+A2A1A0’
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檢驗(yàn)下列電路是否存在靜態(tài)冒險？（）
A.在輸入端A可能存在
B.在輸入端B可能存在
C.輸入端C可能存在
A.邏輯函數(shù)的反函數(shù)表達(dá)就是將原函數(shù)中所有的變量變?yōu)榉醋兞浚渌问讲蛔兊玫降?br/>B.邏輯函數(shù)的反函數(shù)表達(dá)就是將原函數(shù)中真值表中的所有0和1互換得到的
C.邏輯函數(shù)的反函數(shù)表達(dá)就是將原函數(shù)中真值表中的輸出0和1互換得到的
D.邏輯函數(shù)的反函數(shù)表達(dá)就是將原函數(shù)中所有的變量變?yōu)榉醋兞?，同時與或符號互換，其他形式不變得到的
A.不能低于集成塊高電平輸出最小值
B.不能高于于集成塊高電平輸出最小值
C.不能低于集成塊低電平輸出最大值
D.不能高于集成塊低電平輸出最大值
A.當(dāng)集成塊輸出驅(qū)動無源模擬電路時，該電路等效電阻不能低于某個最小值
B.當(dāng)集成塊輸出驅(qū)動無源模擬電路時，該電路等效電阻不能高于某個最大值
C.當(dāng)集成塊輸出驅(qū)動無源模擬電路時，主要考慮低電平輸出的匹配設(shè)計
D.當(dāng)集成塊輸出驅(qū)動無源模擬電路時，主要考慮高電平輸出的匹配設(shè)計
A.當(dāng)集成塊輸出驅(qū)動CMOS數(shù)字電路時，應(yīng)該選用小功率集成器件
B.當(dāng)集成塊輸出驅(qū)動有源模擬電路時，應(yīng)該選用小功率集成器件
C.當(dāng)集成塊輸出驅(qū)動無源模擬電路時，應(yīng)該選用較大功率集成器件
D.當(dāng)集成塊輸出驅(qū)動發(fā)光顯示電路時，應(yīng)該選用較大功率集成器件
最新試題
?下圖邏輯單元實(shí)現(xiàn)的功能為（）。
已知有二輸入邏輯門，只有當(dāng)輸X和Y都為1時，輸出F才為1，則X，Y與F的邏輯關(guān)系為（）。
關(guān)于集成塊的輸出單元，下列說法中正確的是（）。
?十進(jìn)制數(shù)178.5對應(yīng)的余3碼是（）。
若集成塊內(nèi)部為驅(qū)動單元提供的驅(qū)動能力為1X，最小反相器（1X）延遲時間為2，對于下圖所示的輸出緩沖設(shè)計（圖中反相器上面標(biāo)注了相應(yīng)的驅(qū)動能力），該輸出單元的延遲時間（從a到y(tǒng)）最接近于（）。
如圖電路實(shí)現(xiàn)的邏輯函數(shù)是（）。
TTL門電路具有負(fù)載能力強(qiáng)、抗干擾能力強(qiáng)和轉(zhuǎn)換速度高等特點(diǎn)。
約束項(xiàng)在函數(shù)化簡時可以當(dāng)作1，是因?yàn)樵趯?shí)際電路中，這種輸入組合根本不可能會讓其發(fā)生。
對于D觸發(fā)器，如果時鐘頻率為10MHz，輸出信號Q的頻率可能是（）MHz。
如圖，是151的電路設(shè)計，其中輸入端的使用了6個反相器，而實(shí)現(xiàn)邏輯功能應(yīng)該可以省掉三個，為什么這么設(shè)計（）。