A.ERR_L
B.OK
C.ERROR’
D.DATAIN
您可能感興趣的試卷
你可能感興趣的試題
用最小成本法化簡下面的卡諾圖，結(jié)果為（）。
A.A2A1’A0+A3A2+A3A1’A0’+A2A1A0’
B.A3A2A1’A0+A3’A2A1A0’+A3A1’A0’+A3A2’A1A0
C.A2A1’A0+A3’A2A1A0+A3A1’A0’+A2A1A0’
D.A3A2A1’A0+A3A2+A3A1’A0’+A2A1A0’
檢驗下列電路是否存在靜態(tài)冒險？（）
A.在輸入端A可能存在
B.在輸入端B可能存在
C.輸入端C可能存在
A.邏輯函數(shù)的反函數(shù)表達(dá)就是將原函數(shù)中所有的變量變?yōu)榉醋兞浚渌问讲蛔兊玫降?br/>B.邏輯函數(shù)的反函數(shù)表達(dá)就是將原函數(shù)中真值表中的所有0和1互換得到的
C.邏輯函數(shù)的反函數(shù)表達(dá)就是將原函數(shù)中真值表中的輸出0和1互換得到的
D.邏輯函數(shù)的反函數(shù)表達(dá)就是將原函數(shù)中所有的變量變?yōu)榉醋兞?，同時與或符號互換，其他形式不變得到的
A.不能低于集成塊高電平輸出最小值
B.不能高于于集成塊高電平輸出最小值
C.不能低于集成塊低電平輸出最大值
D.不能高于集成塊低電平輸出最大值
A.當(dāng)集成塊輸出驅(qū)動無源模擬電路時，該電路等效電阻不能低于某個最小值
B.當(dāng)集成塊輸出驅(qū)動無源模擬電路時，該電路等效電阻不能高于某個最大值
C.當(dāng)集成塊輸出驅(qū)動無源模擬電路時，主要考慮低電平輸出的匹配設(shè)計
D.當(dāng)集成塊輸出驅(qū)動無源模擬電路時，主要考慮高電平輸出的匹配設(shè)計
最新試題
邏輯函之間滿足（）關(guān)系。
若集成塊內(nèi)部為驅(qū)動單元提供的驅(qū)動能力為1X，最小反相器（1X）延遲時間為2，對于下圖所示的輸出緩沖設(shè)計（圖中反相器上面標(biāo)注了相應(yīng)的驅(qū)動能力），該輸出單元的延遲時間（從a到y(tǒng)）最接近于（）。
若集成塊內(nèi)部為驅(qū)動單元提供的驅(qū)動能力為1X，最小反相器（1X）延遲時間為2，對于下圖所示的輸出緩沖設(shè)計（圖中反相器上面標(biāo)注了相應(yīng)的驅(qū)動能力），該輸出單元的延遲時間（從a到y(tǒng)）最接近于（）。
使用74HC138實現(xiàn)邏輯函數(shù)正確的是（）。
如圖，此電路的輸入端I0_L是低電平有效，輸出A2A1A0是高電平有效，AVALID有效表示的是（）。
與模擬電路相比，數(shù)字系統(tǒng)的優(yōu)越性主要體現(xiàn)在（）。
若n個變量的同或運(yùn)算和異或運(yùn)算結(jié)果相同，則n為奇數(shù)（）
要使CMOS門輸入高電平，不能使用的方法為（）。
?當(dāng)共陰極7段數(shù)碼管顯示2的時候，輸出應(yīng)該為（）。
要使TTL與非門變成反相器，多余的輸入端不能采用的方法為（）。