問(wèn)答題
畫出下圖所示D觸發(fā)器對(duì)應(yīng)CLK、D的Q端波形。
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計(jì)算74LS00最多可驅(qū)動(dòng)幾個(gè)同類門。
2.問(wèn)答題
試用卡諾圖法將下面邏輯函數(shù)化成最簡(jiǎn)或式。
3.問(wèn)答題
用公式法化簡(jiǎn)函數(shù)
4.單項(xiàng)選擇題欲將容量為128×8的RAM擴(kuò)展為1024×8，則需要控制各片選端的輔助譯碼器的輸出端數(shù)為（）
A.1
B.2
C.3
D.8
5.單項(xiàng)選擇題OC門在使用時(shí)須在（）之間接一個(gè)電阻。
A.輸出與地
B.輸出與電源
C.輸出與輸入
D.輸入與電源
最新試題
?已知描述某同步時(shí)序電路的狀態(tài)圖如下圖所示，假定輸入序列為x=01011011，初始狀態(tài)為A，則電路的狀態(tài)序列為（），輸出響應(yīng)序列為（）。
題型：?jiǎn)雾?xiàng)選擇題
為了實(shí)現(xiàn)計(jì)數(shù)功能，集成寄存器74194的控制端S0S1可以是（）。
題型：多項(xiàng)選擇題
對(duì)于一個(gè)輸入為XYZ的脈沖異步時(shí)序邏輯電路，下面的輸入脈沖組合中，（）是允許的。
題型：多項(xiàng)選擇題
實(shí)現(xiàn)模（215）10的加法計(jì)數(shù)需要（）片74193。
題型：?jiǎn)雾?xiàng)選擇題
如下圖所示的原始狀態(tài)表，其中的等效對(duì)有（）。
題型：多項(xiàng)選擇題
輸出端與輸出端可以直接連接，實(shí)現(xiàn)“線與”的門電路有（）。
題型：?jiǎn)雾?xiàng)選擇題
現(xiàn)場(chǎng)可編程門陣列FPGA的設(shè)計(jì)流程中，下列屬于規(guī)劃設(shè)計(jì)階段的工作有（）。
題型：多項(xiàng)選擇題
設(shè)計(jì)一個(gè)判斷輸入8421碼表示的十進(jìn)制數(shù)是否大于5的組合邏輯電路，至少需要（）個(gè)邏輯門。
題型：?jiǎn)雾?xiàng)選擇題
下圖所示組合邏輯電路，其功能是（）。
題型：?jiǎn)雾?xiàng)選擇題
下圖所示的PLD連接表示的輸出函數(shù)表達(dá)式F等于（）。
題型：?jiǎn)雾?xiàng)選擇題