A.TTL與非門(mén)
B.CMOS與非門(mén)
C.集電極開(kāi)路與非門(mén)
D.CMOS傳輸門(mén)
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A.開(kāi)門(mén)電平
B.關(guān)門(mén)電平
C.扇入系數(shù)
D.扇出系數(shù)
A.
B.
C.
D.
假定某個(gè)電路如圖示，指示燈F和開(kāi)關(guān)A、B、C的邏輯關(guān)系表達(dá)式為（）。
A.
B.
C.
D.
?已知描述某同步時(shí)序電路的狀態(tài)圖如下圖所示，假定輸入序列為x=01011011，初始狀態(tài)為A，則電路的狀態(tài)序列為（），輸出響應(yīng)序列為（）。
A.ABCDBCDA；00001001
B.ABCDBCDA；00001000
C.ABCDAABB；00001000
D.ABCDABCD；00001000
A.3；1
B.3；2
C.3；6
D.4；2
最新試題
下圖所示電路的功能是（）。
?具有3個(gè)選擇控制端的數(shù)據(jù)選擇器能對(duì)（）個(gè)輸入數(shù)據(jù)進(jìn)行選擇，對(duì)應(yīng)選擇輸入端的任何一種取值，可選中（）個(gè)輸入數(shù)據(jù)輸出。?
一個(gè)Moore型同步可重疊的“1011”序列檢測(cè)器的狀態(tài)圖是（）。
下圖所示組合邏輯電路，其功能是（）。
?如下圖所示時(shí)序電路，該電路是一個(gè)（）型電路，其功能是（）。
現(xiàn)場(chǎng)可編程門(mén)陣列FPGA的設(shè)計(jì)流程中，下列屬于規(guī)劃設(shè)計(jì)階段的工作有（）。
已知原始狀態(tài)圖如下圖所示，狀態(tài)化簡(jiǎn)后電路需要的觸發(fā)器應(yīng)為（）個(gè)。
為了實(shí)現(xiàn)計(jì)數(shù)功能，集成寄存器74194的控制端S0S1可以是（）。
電平異步時(shí)序邏輯電路工作的基本條件有（）。
在正常工作時(shí)，3-8線譯碼器74138的使能端的值為（）。