單項選擇題
下圖所示組合邏輯電路，輸入ABCD為8421碼，則電路的輸出WXYZ是（）。
A.余3碼
B.8421碼對9的補數(shù)
C.8421碼對6的補數(shù)
D.2421碼
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1.單項選擇題
下圖所示組合邏輯電路，其功能是（）。
A.8421碼轉(zhuǎn)余3碼
B.8421碼轉(zhuǎn)2421碼
C.二進制碼轉(zhuǎn)格雷碼
D.二進制碼轉(zhuǎn)8421碼
2.單項選擇題
下圖所示CMOS電路實現(xiàn)的邏輯是（）。
A.
B.
C.
D.
3.單項選擇題輸出端與輸出端可以直接連接，實現(xiàn)“線與”的門電路有（）。
A.TTL與非門
B.CMOS與非門
C.集電極開路與非門
D.CMOS傳輸門
4.單項選擇題反映TTL與非門輸入高電平時抗干擾能力的外部特性參數(shù)是（）。
A.開門電平
B.關(guān)門電平
C.扇入系數(shù)
D.扇出系數(shù)
5.單項選擇題邏輯函數(shù)F（A，B，C，D）=∑m（2，7，8，12，13，14，15）的卡諾圖，下面畫法正確的是（）。
A.
B.
C.
D.
最新試題
下圖所示組合邏輯電路，其功能是（）。
題型：單項選擇題
下圖所示CMOS電路實現(xiàn)的邏輯是（）。
題型：單項選擇題
下圖所示的PLD連接表示的輸出函數(shù)表達式F等于（）。
題型：單項選擇題
電平異步時序邏輯電路工作的基本條件有（）。
題型：多項選擇題
?已知某異步時序電路的流程表如下表所示，其中x1和x2為電路輸入端。分析流程表，電路中有（）條反饋回路，當(dāng)（）時會發(fā)生臨界競爭。
題型：單項選擇題
設(shè)計一個判斷輸入8421碼表示的十進制數(shù)是否大于5的組合邏輯電路，至少需要（）個邏輯門。
題型：單項選擇題
假定描述一個同步時序電路的最簡狀態(tài)表中有6個狀態(tài)，則該電路中有（）個觸發(fā)器，電路中存在（）個多余狀態(tài)。?
題型：單項選擇題
現(xiàn)場可編程門陣列FPGA的設(shè)計流程中，下列屬于規(guī)劃設(shè)計階段的工作有（）。
題型：多項選擇題
已知原始狀態(tài)圖如下圖所示，狀態(tài)化簡后電路需要的觸發(fā)器應(yīng)為（）個。
題型：單項選擇題
反映TTL與非門輸入高電平時抗干擾能力的外部特性參數(shù)是（）。
題型：單項選擇題