圖示ROM陣列邏輯圖，當(dāng)?shù)刂窞锳1A0=10時(shí)，該字單元的內(nèi)容為（）
A.1l10
B.0111
C.1010
D.0100
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圖示觸發(fā)器電路的特征方程Qn+1=（）
A.TQn+TQn
B.TQ+TQn
C.Q
D.T
A.全加器
B.存儲(chǔ)電路
C.譯碼器
D.選擇器
A.
B.
C.
D.
A.前者有 2 個(gè)穩(wěn)態(tài)，后者只有 1 個(gè)穩(wěn)態(tài)
B.前者沒有穩(wěn)態(tài)，后者有 2 個(gè)穩(wěn)態(tài)
C.前者沒有穩(wěn)態(tài)，后者只有 1 個(gè)穩(wěn)態(tài)
D.兩者均只有 1 個(gè)穩(wěn)態(tài)，但后者的穩(wěn)態(tài)需要一定的外界信號(hào)維持
A.
B.
C.
D.
最新試題
電路結(jié)構(gòu)如圖所示，該電路是（）。
?下圖邏輯單元實(shí)現(xiàn)的功能為（）。
如圖，是151的電路設(shè)計(jì)，其中輸入端的使用了6個(gè)反相器，而實(shí)現(xiàn)邏輯功能應(yīng)該可以省掉三個(gè)，為什么這么設(shè)計(jì)（）。
?當(dāng)共陰極7段數(shù)碼管顯示2的時(shí)候，輸出應(yīng)該為（）。
?兩個(gè)二進(jìn)制數(shù)的補(bǔ)碼相加，有溢出的是（）。
關(guān)于集成塊的輸出單元，下列說法中正確的是（）。
約束項(xiàng)在函數(shù)化簡時(shí)可以當(dāng)作1，是因?yàn)樵趯?shí)際電路中，這種輸入組合根本不可能會(huì)讓其發(fā)生。
已知函數(shù)F（A，B，C，D）=（AB’）’+（C’D+B’C）’，則其最簡表達(dá)式為（）。
?若集成塊內(nèi)部為驅(qū)動(dòng)單元提供的驅(qū)動(dòng)能力為1X，對(duì)于下圖所示的輸出緩沖設(shè)計(jì)（圖中反相器上面標(biāo)注了相應(yīng)的驅(qū)動(dòng)能力），該輸出單元的延遲時(shí)間（從a到y(tǒng)）相當(dāng)于（）個(gè)內(nèi)部標(biāo)準(zhǔn)門級(jí)聯(lián)的延遲時(shí)間。
如圖，此電路的輸入端I0_L是低電平有效，輸出A2A1A0是高電平有效，AVALID有效表示的是（）。