A.J⊕Q
B.Q
C.1
D.0
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D觸發(fā)器當(dāng)D=
時(shí)，實(shí)現(xiàn)的邏輯功能是（）。
A.置0
B.置1
C.保持
D.翻轉(zhuǎn)
A.置0
B.置1
C.保持
D.翻轉(zhuǎn)
如圖所示邏輯符號(hào)所表示的觸發(fā)器是（）。
A.RS
B.JK
C.D
D.T
如圖所示波形，CP時(shí)鐘脈沖第5個(gè)下降沿時(shí)，觸發(fā)器實(shí)現(xiàn)的功能為（）。
A.保持
B.翻轉(zhuǎn)
C.置1
D.置0
圖示74LS112的說(shuō)法正確的是（）。
A.內(nèi)部有1個(gè)JK觸發(fā)器
B.內(nèi)部有2個(gè)JK觸發(fā)器
C.內(nèi)部有3個(gè)JK觸發(fā)器
D.內(nèi)部有4個(gè)JK觸發(fā)器
最新試題
?具有3個(gè)選擇控制端的數(shù)據(jù)選擇器能對(duì)（）個(gè)輸入數(shù)據(jù)進(jìn)行選擇，對(duì)應(yīng)選擇輸入端的任何一種取值，可選中（）個(gè)輸入數(shù)據(jù)輸出。?
?如下圖所示時(shí)序電路，該電路是一個(gè)（）型電路，其功能是（）。
下圖所示組合邏輯電路，輸入ABCD為8421碼，則電路的輸出WXYZ是（）。
一個(gè)n位的D/A換器的分辨率為（）。
邏輯函數(shù)F（A，B，C，D）=∑m（2，7，8，12，13，14，15）的卡諾圖，下面畫法正確的是（）。
現(xiàn)場(chǎng)可編程門陣列FPGA的基本結(jié)構(gòu)由（）組成。
如下圖所示的原始狀態(tài)表，其中的等效對(duì)有（）。
已知原始狀態(tài)圖如下圖所示，狀態(tài)化簡(jiǎn)后電路需要的觸發(fā)器應(yīng)為（）個(gè)。
下圖所示CMOS電路實(shí)現(xiàn)的邏輯是（）。
?已知描述某同步時(shí)序電路的狀態(tài)圖如下圖所示，假定輸入序列為x=01011011，初始狀態(tài)為A，則電路的狀態(tài)序列為（），輸出響應(yīng)序列為（）。