A.00010010
B.10010010
C.10010001
D.11101110
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A.1V
B.2V
C.3V
D.4V
A.A’+AB+B’D
B.（A’+B）（B’+C ’）
C.C+B+B’C
D.（A’+B’）（A’+C）
A.異或門(mén)
B.或門(mén)
C.或非門(mén)
D.與門(mén)
A.觸發(fā)器延遲時(shí)間+下一狀態(tài)邏輯（組合電路）的延遲時(shí)間
B.下一狀態(tài)邏輯（組合電路）的延遲時(shí)間+觸發(fā)器的保持時(shí)間
C.下一狀態(tài)邏輯（組合電路）的延遲時(shí)間+觸發(fā)器的建立時(shí)間
D.觸發(fā)器延遲時(shí)間+下一狀態(tài)邏輯（組合電路）的延遲時(shí)間+觸發(fā)器的建立時(shí)間
下圖中哪個(gè)狀態(tài)是沒(méi)有二義性的？（）
A.A
B.B
C.C
D.D
最新試題
要使JK觸發(fā)器在時(shí)鐘脈沖作用下，實(shí)現(xiàn)輸出，則輸入信號(hào)應(yīng)為（）。
?十進(jìn)制數(shù)178.5對(duì)應(yīng)的余3碼是（）。
要使CMOS門(mén)輸入高電平，不能使用的方法為（）。
電路結(jié)構(gòu)如圖所示，該電路是（）。
要使TTL與非門(mén)變成反相器，多余的輸入端不能采用的方法為（）。
若集成塊內(nèi)部為驅(qū)動(dòng)單元提供的驅(qū)動(dòng)能力為1X，最小反相器（1X）延遲時(shí)間為2，對(duì)于下圖所示的輸出緩沖設(shè)計(jì)（圖中反相器上面標(biāo)注了相應(yīng)的驅(qū)動(dòng)能力），該輸出單元的延遲時(shí)間（從a到y(tǒng)）最接近于（）。
TTL門(mén)電路具有負(fù)載能力強(qiáng)、抗干擾能力強(qiáng)和轉(zhuǎn)換速度高等特點(diǎn)。
?如圖所示電路論述正確的是（）。
為實(shí)現(xiàn)將D觸發(fā)器轉(zhuǎn)換為T(mén)觸發(fā)器，下圖所示電路的虛框內(nèi)應(yīng)是（）。
?數(shù)字設(shè)計(jì)的層次主要有（）。