問答題用VHDL設(shè)計(jì)一個(gè)代碼轉(zhuǎn)換邏輯電路。把7位的ASCII碼轉(zhuǎn)換成7段字符顯示代碼。能顯示數(shù)字0~9，字母A，b，C，d，E，F(xiàn)，H，L，o，P，U，等。
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最新試題
?數(shù)字設(shè)計(jì)的層次主要有（）。
題型：多項(xiàng)選擇題
已知函數(shù)F（A，B，C，D）=（AB’）’+（C’D+B’C）’，則其最簡表達(dá)式為（）。
題型：單項(xiàng)選擇題
如圖所示，則F=（）。
題型：多項(xiàng)選擇題
如圖，此電路的輸入端I0_L是低電平有效，輸出A2A1A0是高電平有效，AVALID有效表示的是（）。
題型：單項(xiàng)選擇題
?如圖所示電路論述正確的是（）。
題型：多項(xiàng)選擇題
要使TTL與非門變成反相器，多余的輸入端不能采用的方法為（）。
題型：單項(xiàng)選擇題
?十進(jìn)制數(shù)178.5對應(yīng)的余3碼是（）。
題型：單項(xiàng)選擇題
若集成塊內(nèi)部為驅(qū)動(dòng)單元提供的驅(qū)動(dòng)能力為1X，最小反相器（1X）延遲時(shí)間為2，對于下圖所示的輸出緩沖設(shè)計(jì)（圖中反相器上面標(biāo)注了相應(yīng)的驅(qū)動(dòng)能力），該輸出單元的延遲時(shí)間（從a到y(tǒng)）最接近于（）。
題型：單項(xiàng)選擇題
邏輯函之間滿足（）關(guān)系。
題型：多項(xiàng)選擇題
?利用開關(guān)代數(shù)的公理或定理，判斷與（x+y’）’等價(jià)的邏輯關(guān)系為（）。
題型：單項(xiàng)選擇題