?已知描述某同步時序電路的狀態(tài)圖如下圖所示，假定輸入序列為x=01011011，初始狀態(tài)為A，則電路的狀態(tài)序列為（），輸出響應序列為（）。

為了實現(xiàn)計數(shù)功能，集成寄存器74194的控制端S0S1可以是（）。

假定某個電路如圖示，指示燈F和開關A、B、C的邏輯關系表達式為（）。

設計一個Moore型同步可重疊的“1101”序列檢測器，至少需要（）個觸發(fā)器。

設計一個判斷輸入8421碼表示的十進制數(shù)是否大于5的組合邏輯電路，至少需要（）個邏輯門。

現(xiàn)場可編程門陣列FPGA的設計流程中，下列屬于規(guī)劃設計階段的工作有（）。

下圖所示CMOS電路實現(xiàn)的邏輯是（）。

?具有3個選擇控制端的數(shù)據(jù)選擇器能對（）個輸入數(shù)據(jù)進行選擇，對應選擇輸入端的任何一種取值，可選中（）個輸入數(shù)據(jù)輸出。?

一個Moore型同步可重疊的“1011”序列檢測器的狀態(tài)圖是（）。

?設計一個mealy型的110序列檢測器，需要（）個觸發(fā)器，而設計moore型的110序列檢測器則需要（）個觸發(fā)器。?