已知輸入信號(hào)A、B、C及輸出函數(shù)P1，P2的波形如圖所示。試列出函數(shù)P1，P2的真值表及表達(dá)式，并用3-8譯碼器74LSl38及必要的門電路產(chǎn)生函數(shù)P1、P2。
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分析下圖所示的PLA陣列邏輯圖，設(shè)A1A0，B1B0均為兩位二進(jìn)制數(shù)，寫(xiě)出輸出函數(shù) 表達(dá)式，且說(shuō)明該電路功能。
分析下圖所示邏輯電路的功能，并請(qǐng)用異或門完成該功能。
最新試題
關(guān)于集成塊的輸出單元，下列說(shuō)法中正確的是（）。
為實(shí)現(xiàn)將D觸發(fā)器轉(zhuǎn)換為T觸發(fā)器，下圖所示電路的虛框內(nèi)應(yīng)是（）。
若集成塊內(nèi)部為驅(qū)動(dòng)單元提供的驅(qū)動(dòng)能力為1X，最小反相器（1X）延遲時(shí)間為2，對(duì)于下圖所示的輸出緩沖設(shè)計(jì)（圖中反相器上面標(biāo)注了相應(yīng)的驅(qū)動(dòng)能力），該輸出單元的延遲時(shí)間（從a到y(tǒng)）最接近于（）。
邏輯函之間滿足（）關(guān)系。
?若集成塊內(nèi)部為驅(qū)動(dòng)單元提供的驅(qū)動(dòng)能力為1X，對(duì)于下圖所示的輸出緩沖設(shè)計(jì)（圖中反相器上面標(biāo)注了相應(yīng)的驅(qū)動(dòng)能力），該輸出單元的延遲時(shí)間（從a到y(tǒng)）相當(dāng)于（）個(gè)內(nèi)部標(biāo)準(zhǔn)門級(jí)聯(lián)的延遲時(shí)間。
?如圖電路，描述正確的是（）。
?如圖所示電路論述正確的是（）。
約束項(xiàng)在函數(shù)化簡(jiǎn)時(shí)可以當(dāng)作1，是因?yàn)樵趯?shí)際電路中，這種輸入組合根本不可能會(huì)讓其發(fā)生。
若集成塊內(nèi)部為驅(qū)動(dòng)單元提供的驅(qū)動(dòng)能力為1X，最小反相器（1X）延遲時(shí)間為2，對(duì)于下圖所示的輸出緩沖設(shè)計(jì)（圖中反相器上面標(biāo)注了相應(yīng)的驅(qū)動(dòng)能力），該輸出單元的延遲時(shí)間（從a到y(tǒng)）最接近于（）。
?兩個(gè)二進(jìn)制數(shù)的補(bǔ)碼相加，有溢出的是（）。