A.0
B.1
C.Q
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A.TTL集電級(jí)開(kāi)路門(mén)（OC門(mén)）
B.TTL三態(tài)輸出門(mén)
C.具有推拉式輸出的TTL
D.CMOS三態(tài)輸出門(mén)
A.1，l
B.1，0
C.0，1
D.0，0
A.X+XY＝X
B.（X+Y）（Y+Z）＝X+YZ
C.X（X+Y）＝X
A.1.1010
B.1.0101
C.1.0110
D.1.1011
A.10101110
B.10101000
C.11011011
D.01110101
最新試題
一個(gè)Moore型同步可重疊的“1011”序列檢測(cè)器的狀態(tài)圖是（）。
反映TTL與非門(mén)輸入高電平時(shí)抗干擾能力的外部特性參數(shù)是（）。
?用3線-8線譯碼器74138（邏輯符號(hào)如下圖所示）和與非門(mén)實(shí)現(xiàn)函數(shù)的功能時(shí)，74138的輸出端（）連接與非門(mén)。?
已知原始狀態(tài)圖如下圖所示，狀態(tài)化簡(jiǎn)后電路需要的觸發(fā)器應(yīng)為（）個(gè)。
為了實(shí)現(xiàn)計(jì)數(shù)功能，集成寄存器74194的控制端S0S1可以是（）。
?已知描述某同步時(shí)序電路的狀態(tài)圖如下圖所示，假定輸入序列為x=01011011，初始狀態(tài)為A，則電路的狀態(tài)序列為（），輸出響應(yīng)序列為（）。
下圖所示CMOS電路實(shí)現(xiàn)的邏輯是（）。
對(duì)于一個(gè)輸入為XYZ的脈沖異步時(shí)序邏輯電路，下面的輸入脈沖組合中，（）是允許的。
電平異步時(shí)序邏輯電路工作的基本條件有（）。
?設(shè)計(jì)一個(gè)mealy型的110序列檢測(cè)器，需要（）個(gè)觸發(fā)器，而設(shè)計(jì)moore型的110序列檢測(cè)器則需要（）個(gè)觸發(fā)器。?